半导体存储器件制造技术

本发明专利技术公开了一种半导体存储器件，所述半导体存储器件包括：电流镜，所述电流镜被配置成包括用于将第一线的电流镜像到第二线的电流镜部和并联耦接的晶体管；检测器，所述检测器被配置成基于感测节点的电压来控制第一线的电压；失败比特设定部，所述失败比特设定部被配置成控制第二线的电压；以及比较器，所述比较器被配置成将第一线的电压与第二线的电压进行比较，并且基于比较结果产生通过和失败检查信号。

【技术实现步骤摘要】
半导体存储器件相关申请的交叉引用本申请要求2012年8月24日提交的申请号为10-2012-0093116的韩国专利申请的优先权，其全部内容通过引用合并于此。
本专利技术涉及一种电子器件，更具体而言，涉及一种半导体存储器件。
技术介绍
半导体存储器件可以包括利用诸如硅S1、锗Ge、砷化镓GaAs、磷化铟InP等半导体实现的存储器件。可以将半导体存储器件分成易失性存储器件和非易失性存储器件。易失性存储器件可以包括如果不供应电源则储存的数据就会丢失的存储器件。易失性存储器件可以包括:静态RAM SRAM、动态RAM DRAM、同步DRAM SDRAM等。非易失性存储器件可以包括即使不供应电源储存的数据也保留下来的存储器件。非易失性存储器件可以包括:只读存储器ROM、可编程ROM PR0M、电可编程ROM EPR0M、电可擦除且可编程ROMEEPR0M、快闪存储器、相变RAM PRAM、磁性RAM MRAM、阻变RAM RRAM、铁电RAM FRAM等。快闪存储器件可以包括NOR型存储器件和NAND型存储器件。具有操作错误率较低的改良的半导体存储器件是有利的。具体能适应在创造器件的制造步骤和工艺中的变化和/或变型的改良的半导体存储器件是有利的。
技术实现思路
本专利技术的实施例提供了一种具有提高的可靠性的半导体存储器件。根据一个实施例，一种半导体存储器件可以包括:电流镜，所述电流镜包括电流镜部和并联耦接在电流镜部与电源节点之间的晶体管，所述电流镜部被配置成将流经第一线电流镜像到第二线；检测器，所述检测器经由第一线与电流镜耦接，并且被配置成基于感测节点的电压来控制第一线的电压；失败比特设定部，所述失败比特设定部被配置成响应于比特设定信号而控制第二线的电压；比较器，所述比较器被配置成将第一线的电压与第二线的电压进行比较，并且基于比较结果来产生通过和失败检查信号；以及控制逻辑，所述控制逻辑被配置成导通或关断晶体管。可以通过选择性地导通所述晶体管的一个或更多个来控制流经第一线的电流。可以通过选择性地导通晶体管中的一个或更多个来控制流经第二线的电流。电流镜部可以包括第一晶体管和第二晶体管，所述第一晶体管并联耦接到第一线；所述第二晶体管并联耦接到第二线。所述并联耦接到电流镜部的晶体管可以包括第三晶体管和第四晶体管，所述第三晶体管耦接在第一晶体管与电源节点之间，所述第四晶体管耦接在第二晶体管与电源节点之间。第一晶体管的栅极与第一线耦接，并且第一晶体管的栅极与第二晶体管的栅极耦接。根据另一个实施例，一种半导体存储器件包括:存储器单元阵列；页缓冲器，所述页缓冲器经由感测节点与存储器单元阵列耦接；以及通过和失败检查电路，存储器单元阵列与通过和失败检查电路之间的第一距离比存储器单元阵列与页缓冲器之间的第二距离高。页缓冲器被配置成基于感测节点的电压来控制第一线的电压。通过和失败检查电路包括:电流镜部，所述电流镜部被配置成将第一线的电流镜像到第二线；晶体管，所述晶体管并联耦接在电流镜部与电源节点之间；以及比较器，所述比较器被配置成将第一线的电压与第二线的电压进行比较以产生通过和失败检查信号。根据另一个实施例，一种半导体存储器件包括:电流镜，所述电流镜包括电流镜部和并联耦接在电流镜部与电源节点之间的晶体管，所述电流镜部被配置成将第一线的电流镜像到第二线；检测晶体管，所述检测晶体管并联耦接在第一线与参考节点之间，并且响应于感测节点的电压而导通；参考晶体管，所述参考晶体管并联耦接在第二线与参考节点之间；以及比较器，所述比较器被配置成将第一线的电压与第二线的电压进行比较以产生通过和失败检查信号。根据一些实施例，可以增强半导体存储器件的可靠性。【附图说明】通过结合附图参考以下详细描述，本专利技术的以上和其它的特点和优点将变得明显,其中:图1是说明根据一些实施例的半导体存储器件的框图。图2是说明根据一些实施例的图1中的存储块中的一个的电路图。图3是说明根据一些实施例的图1中的半导体存储器件的编程方法的流程图。图4是说明根据一些实施例的在选中的存储器单元的编程操作期间阈值电压分布的示图。图5是说明根据一些实施例的图1中的页缓冲器的框图。图6是说明根据一些实施例的检测器以及通过和失败检查电路的框图。图7是根据一些实施例的图6中的失败比特设定部的电路图。图8是说明根据一些实施例的以组块为单位划分的页缓冲器部的框图。图9是说明根据一些实施例的检测器的示图。图10是说明根据一些实施例的通过和失败检查电路以及检测器的框图。图11是根据一些实施例的图10中的第一偏置控制器的电路图。图12是根据一些实施例的图10中的第二偏置控制器的电路图。图13是说明根据一些实施例的图1中的存储块中的一个的示图。图14是说明根据一些实施例的图1中的页缓冲器的框图。图15是说明根据一些实施例的包括图1中的半导体存储器件的存储系统的框图。图16是说明根据一些实施例的存储系统的框图。图17是说明根据一些实施例的包括图16中的存储系统的计算系统的框图。【具体实施方式】在下文中，将参照附图更加详细地解释本专利技术的实施例。尽管已经参照本专利技术的一些说明性的实施例描述了实施例，但是应当理解的是，本领域技术人员可以设计出将落入本公开原理的精神和范围内的大量其它的变型和实施例。将理解的是，当一个元件被提及与另一个元件“连接”、“耦接”时，其可以是直接与其它的元件连接、耦接，或者可以存在中间元件。相反地，当一个元件被提及与另一个元件“直接连接”、“直接耦接”时，则不存在中间元件。描述元件之间关系的其它的词语应当以相同的方式来解释(即，“在…之间”与“直接在…之间”，“与…相邻”与“直接与…相邻”等)。图1是说明根据一些实施例的半导体存储器件的框图。图2是根据一些实施例的图1中的存储块中的一个的电路图。在图1中，半导体存储器件100可以包括存储器单元阵列110、地址译码器120、页缓冲器130、列选择器140、通过和失败检查电路150以及控制逻辑160。存储器单元阵列110可以经由行线RL与地址译码器120耦接，并且可以经由位线BL与页缓冲器130耦接。行线RL可以包括:漏极选择线、字线以及源极选择线。每个存储块BLKl-BLKz可以包括存储器单元。根据一些实施例，沿着行方向设置的存储器单元可以与字线耦接。根据一些实施例，沿着列方向设置的存储器单元可以与位线BL耦接。在图2中，存储块BLKl可以经由第一至第m位线BLl-BLm与页缓冲器(图1中的130) f禹接。图1中的位线BL可以包括第一至第m位线BLl-BLm。存储块BLKl可以经由源极选择线SSL、第一至第η字线WLl-WLn以及漏极选择线DSL与地址译码器(图 1中的120)耦接。图2中的源极选择线SSL、第一至第η字线WLl-WLn以及漏极选择线DSL可以包括在图1中的行线RL中。存储块BLKl可以包括第一至第m单元串CSl-CSm。第一至第m单元串CSl-CSm可以分别与第一至第m位线BLl-BLm耦接。每个单元串可以包括:与源极选择线SSL耦接的源极选择晶体管SST、与第一至第η字线WLl-WLn耦接的第一至第η存储器单元Μ1_Μη、以及与漏极选择线DSL耦接的漏极选择晶体管DST。在单元串中的源极选择晶体管SST的源极端子可本文档来自技高网...

【技术保护点】
一种半导体存储器件，包括：电流镜，所述电流镜包括电流镜部和晶体管，所述电流镜部被配置成将流经第一线的电流镜像到第二线，所述晶体管并联耦接在所述电流镜部与电源节点之间；检测器，所述检测器经由所述第一线与所述电流镜耦接，并且被配置成基于感测节点的电压来控制所述第一线的电压；失败比特设定部，所述失败比特设定部被配置成响应于比特设定信号而控制所述第二线的电压；比较器，所述比较器被配置成将所述第一线的电压与所述第二线的电压进行比较，并且基于比较结果产生通过和失败检查信号；以及控制逻辑，所述控制逻辑被配置成导通或关断所述晶体管。

【技术特征摘要】
2012.08.24 KR 10-2012-00931161.一种半导体存储器件，包括: 电流镜，所述电流镜包括电流镜部和晶体管，所述电流镜部被配置成将流经第一线的电流镜像到第二线，所述晶体管并联耦接在所述电流镜部与电源节点之间； 检测器，所述检测器经由所述第一线与所述电流镜耦接，并且被配置成基于感测节点的电压来控制所述第一线的电压； 失败比特设定部，所述失败比特设定部被配置成响应于比特设定信号而控制所述第二线的电压； 比较器，所述比较器被配置成将所述第一线的电压与所述第二线的电压进行比较，并且基于比较结果产生通过和失败检查信号；以及 控制逻辑，所述控制逻辑被配置成导通或关断所述晶体管。2.如权利要求1所述的半导体存储器件，其中，流经所述第一线的电流是通过选择性地导通所述晶体管中的一个或更多个来控制的。3.如权利要求1所述的半导体存储器件，其中，流经所述第二线的电流是通过选择性地导通所述晶体管中的一个或更多个来控制的。4.如权利要求1所述的半导体存储器件，其中，所述晶体管包括控制流经所述第一线的电流的第一晶体管、和控制流经所述第二线的电流的第二晶体管。5.如权利要求1所述的半导体存储器件，其中: 所述电流镜部包括并联耦接到所述第一线的第一晶体管、和并联耦接到所述第二线的第二晶体管；以及 并联耦接到所述电流镜部的晶体管包括第三晶体管以及第四晶体管，所述第三晶体管耦接在所述第一晶体管与所述电源节点之间，所述第四晶体管耦接在所述第二晶体管与所述电源节点之间。6.如权利要求5所述的半导体存储器件，其中: 所述第一晶体管的栅极与所述第一线耦接；以及 所述第一晶体管的栅极与所述第二晶体管的栅极耦接。7.如权利要求5所述的半导体存储器件，其中，所述控制逻辑被配置成提供: 检测电流控制信号到所述第三晶体管的栅极；以及 镜像电流控制信号到所述第四晶体管的栅极。8.如权利要求1所述的半导体存储器件，其中，所述失败比特设定部包括并联耦接在所述第二线与参考节点之间的参考晶体管。9.如权利要求8所述的半导体存储器件，其中，所述参考晶体管响应于所述比特设定信号而导通或关断。10.如权利要求1所述的半导体存储器件，其中: 所述检测器包括并联耦接在所述第一线与参考节点之间的检测晶体管；以及 所述检测晶体管的栅极与所述感测节点耦接。11.如权利要求1所述的半导体存储器件，还包括: 第一偏置晶体管，所述第一偏置晶体管并联耦接在所述第一线与参考节点之间；以及 第二偏置晶体管，所述第二偏置晶体管并联耦接在所述第二线与所述参考节点之间。12.如权 利要求11所述的半导体存储器件，其中:通过选择性地导通所述第一偏置晶体管中的一个或更多个来进一步控制所述第一线的电压；以及 通过选择性地导通所述第二偏置晶体管中的一个或更多个来进一步控制所述第二线的电压。13.如权利要求1所述的半导体存储器件，还包括: 存储器单元阵列； 其中: 所述感测节点与所述存储器单元阵列耦接；以及 在所述存储器单元阵列中的选中的存储器单元的验证操作中，从所述选中的存储器单元中读取的数据被反映到所述感测节点。14.一种半导体存储器件，包括: 存储器单元阵列； 页缓冲器，所述页缓冲器经由感测节点与所述存储器单元阵列耦接；以及通过和失败检查电路，所述存储器单元阵列与所述通过和失败检查电路之间的第一距离比所述存储器单元阵列与所述页缓冲器之间的第二距离高； 其中，所述页缓冲器被配置成基于所述感测节点...

【专利技术属性】
技术研发人员：梁仁坤，安圣薰，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：