半导体存储装置制造方法及图纸

由串联在第一电源和第二电源之间的第一P型MOS晶体管(MP1)和第二P型MOS晶体管(MP2)构成每一列上的存储单元电源电路(20)，存储单元电源输出第一P型MOS晶体管(MP1)和第二P型MOS晶体管(MP2)的接点电压。基于列选择信号和写入控制信号生成的控制信号输入第一P型MOS晶体管(MP1)的栅极端子，输入第一P型MOS晶体管(MP1)的栅极端子的信号的反相信号输入第二P型MOS晶体管(MP2)的栅极端子。

【技术实现步骤摘要】
【国外来华专利技术】半导体存储装置
本专利技术涉及一种对静态随机存储器(SRAM)等半导体存储装置中的存储单元的电源电压进行控制的控制技术。
技术介绍
近年来，伴随着半导体制造工艺的细微化，构成半导体存储装置的晶体管的特性偏差在不断增加。而且，半导体存储装置的电源电压的低电压化也在不断深入。根据某一现有技术，为减少存储单元的漏电流，对每一行都降低存储单元的电源电压。具体而言，将非选择行上的存储单元的高电源电压控制为比VDD电平低的电压值(参照专利文献1)。根据又一其他现有技术，为了既确保充分大的静态噪音容限又增大存储单元的写入容限(margain)，针对每一列都降低存储单元的电源电压。也就是说，将写入数据所选择的列上的存储单元的高电源电压控制为比VDD电平还低的电压值(参照专利文献2、3)。根据另一其他现有技术，将写入数据时所选择的列上的存储单元的低电源电压控制为比VSS电平高的电压值(参照专利文献4)。专利文献1：日本公开特许公报2006-73165号公报专利文献2：日本公开特许公报2006-85786号公报专利文献3：日本公开特许公报2007-12214号公报专利文献4：日本公开特许公报2007-234126号公报
技术实现思路
-专利技术要解决的技术问题-在专利文献2所公开的技术中，因为不存在在进行写入操作时存储单元电源降低后将电荷供向存储单元电源的部件，所以存储单元电源电压会由于漏电流而逐渐下降。因此，在进行写入操作时，存储单元电源比存储单元的保留电压(retentionvoltage)还低，存储并保存在与存储单元电源连接的写入对象以外的存储单元的数据遭受破坏，这是问题所在。在专利文献3所公开的技术中，利用串联在电源和接地线之间的两个P型MOS晶体管的分压生成比电源电压低的电压。但是，进行写入操作时，因为两P型MOS晶体管都处于接通状态，所以在存储单元电源的生成部分，贯通电流从电源朝着接地线流动。因此功耗增大。因此，本专利技术的目的在于提供以下半导体存储装置。在进行写入操作时不让存储单元电源下降来改善存储单元的写入特性之际，抑制在存储单元电源的生成部的消耗电流，并且不会导致存储单元电源比存储单元的保留电压低，因此而不会破坏存储单元的数据。-用于解决技术问题的技术方案-鉴于上述各点，本专利技术中的第一半导体存储装置包括多条字线、多条位线、设置在所述字线和所述位线的交点处的多个存储单元以及将同一存储单元电源供向与同一位线相连接的多个存储单元的多个存储单元电源电路。所述存储单元电源电路由串联在第一电源和第二电源之间的第一P型MOS晶体管、第二P型MOS晶体管和第一N型MOS晶体管构成，所述存储单元电源输出所述第一P型MOS晶体管和所述第二P型MOS晶体管的接点电压，基于列选择信号和写入控制信号生成的控制信号输入所述第一P型MOS晶体管的栅极端子，被输入所述第一P型MOS晶体管的栅极端子的信号的反相信号输入所述第二P型MOS晶体管的栅极端子，所述第二P型MOS晶体管的阈值电压的绝对值被设定为比所述存储单元的负载晶体管和驱动晶体管的阈值电压的绝对值都高。本专利技术中的第二半导体存储装置包括多条字线、多条位线、设置在所述字线和所述位线的交点处的多个存储单元以及将同一存储单元电源供向与同一位线相连接的多个存储单元的多个存储单元电源电路。所述存储单元电源电路由串联在第一电源和第二电源之间的第一P型MOS晶体管、第二P型MOS晶体管和第一N型MOS晶体管构成，所述存储单元电源输出所述第一P型MOS晶体管和所述第二P型MOS晶体管的接点电压，基于列选择信号和写入控制信号生成的控制信号输入所述第一P型MOS晶体管的栅极端子和所述第一N型MOS晶体管的栅极端子，所述第二P型MOS晶体管的栅极端子上连接有所述第一N型MOS晶体管的漏极端子。本专利技术中的第三半导体存储装置包括多条字线、多条位线、设置在所述字线和所述位线的交点处的多个存储单元以及将同一存储单元电源供向与同一位线相连接的多个存储单元的多个存储单元电源电路。所述存储单元电源电路由串联在第一电源和第二电源之间的第一P型MOS晶体管、第二P型MOS晶体管和第一N型MOS晶体管构成，所述存储单元电源输出所述第一P型MOS晶体管和所述第二P型MOS晶体管的接点电压，不管列选择信号如何，基于写入控制信号生成的控制信号被输入所述第一P型MOS晶体管的栅极端子，基于所述列选择信号和所述写入控制信号生成的控制信号输入所述第二P型MOS晶体管的栅极端子。本专利技术中的第四半导体存储装置包括多条字线、多条位线、设置在所述字线和所述位线的交点处的多个存储单元以及将同一存储单元电源供向与同一位线相连接的多个存储单元的多个存储单元电源电路。所述存储单元电源电路具有在进行写入操作时将所述存储单元电源的电压控制为比第一电源低的功能，进一步具有：由连接在所述第一电源和所述存储单元电源之间的MOS晶体管构成、在所述存储单元电源的电压被控制为比所述第一电源低的期间内对所述存储单元电源的漏电流进行补偿的漏电流补偿电路。本专利技术中的第五半导体存储装置包括多条字线、多条位线、设置在所述字线和所述位线的交点处的多个存储单元以及将同一存储单元电源供向与同一位线相连接的多个存储单元的多个存储单元电源电路。所述存储单元电源电路具有在进行写入操作时将所述存储单元电源的电压控制为比第一电源低的功能，为了将所述存储单元电源从输入所述半导体存储装置的时钟信号的初级输入控制为与所述第一电源相等的电位所需要的逻辑级数比为了将字线从输入所述半导体存储装置的时钟信号的初级输入控制为非激活状态所需要的逻辑级数少。-专利技术的效果-如上所述，根据本专利技术的半导体存储装置，能够以低功耗实现对进行写入操作时的存储单元的写入特性的改善。而且，因为与现有技术相比，存储单元电源不会比存储单元的保留电压低，所以不会导致存储单元的数据破坏，而能够可靠地存储并保存存储单元的数据。附图说明图1是示出本专利技术第一实施方式中的半导体存储装置的构成的电路图。图2是示出图1中的位线预充电电路的详细构成之例的电路图。图3是示出图1中的漏电流补偿电路的详细构成之例的电路图。图4是用以说明图1中的半导体存储装置进行操作的时序图。图5是示出图1中的半导体存储装置的写入控制信号的生成方法之一例的电路图。图6是用以说明图1中的半导体存储装置所进行的其它操作的时序图。图7是用以说明图1中的半导体存储装置所进行的其它操作的时序图。图8是图1所示的半导体存储装置中的字线和生成存储单元电源的控制电路的具体构成之一例的电路图。图9是示出本专利技术第二实施方式中的半导体存储装置的构成的电路图。图10是示出本专利技术第三实施方式中的半导体存储装置的构成的电路图。具体实施方式以下参照附图对本专利技术的实施方式做详细的说明。在以下各实施方式中，用同一符号表示与其它实施方式具有相同功能的构成要素，说明省略。(第一实施方式)图1是本专利技术第一实施方式所涉及的半导体存储装置的结构图。图1所示的半导体存储装置包括：为具有两个存储节点N1-2而由存取晶体管A1-2、驱动晶体管D1-D2以及负载晶体管L1-2构成的存储单元10、位线预充电电路15、由P型MOS晶体管MP1-2构成的存储单元电源电路20、漏电流补偿电路25、电源电压检测电路30、反相器电路本文档来自技高网...

【技术保护点】
一种半导体存储装置，包括多条字线、多条位线、设置在所述字线和所述位线的交点处的多个存储单元以及将同一存储单元电源供向与同一位线相连接的多个存储单元的多个存储单元电源电路，其特征在于：所述存储单元电源电路由串联在第一电源和第二电源之间的第一P型MOS晶体管、第二P型MOS晶体管和第一N型MOS晶体管构成，所述存储单元电源输出所述第一P型MOS晶体管和所述第二P型MOS晶体管的接点电压，基于列选择信号和写入控制信号生成的控制信号输入所述第一P型MOS晶体管的栅极端子和所述第一N型MOS晶体管的栅极端子，所述第二P型MOS晶体管的栅极端子上连接有所述第一N型MOS晶体管的漏极端子。

【技术特征摘要】
【国外来华专利技术】2011.12.08 JP 2011-2693051.一种半导体存储装置，包括多条字线、多条位线、设置在所述字线和所述位线的交点处的多个存储单元以及将同一存储单元电源供向与同一位线相连接的多个存储单元的多个存储单元电源电路，其特征在于：所述存储单元电源电路由串联在第一电源和第二电源之间的第一P型MOS晶体管、第二P型MOS晶体管和第一N型MOS晶体管构成，所述存储单元电源输出所述第一P型MOS晶体管和所述第二P型MOS晶体管的接点电压，基于列选择信号和写入控制信号生成的控制信号被输入所述第一P型MOS晶体管的栅极端子和所述第一N型MOS晶体管的栅极端子，所述第二P型MOS晶体管的栅极端子上连接有所述第一N型MOS晶体管的漏极端子。2.根据权利要求1所述的半导体存储装置，其特征在于：所述第二P型MOS晶体管的阈值电压的绝对值被设定为比所述存储单元的负载晶体管和驱动晶体管的阈值电压的绝对值都高。3.根据权利要求1所述的半导体存储装置，其特征在于：所述第二P型MOS晶体管的基板端子上施加有所述第一电源的电压以上的电位。4.根据权利要求1所述的半导体存储装置，其特征在于：所述第二P型MOS晶体管的栅极长度比所述存储单元的负载晶体管和驱动晶体管的栅极长度都大。5.根据权利要求1所述的半导体存储装置，其特征在于：注入所述第二P型MOS晶体管的扩散区域的杂质浓度比注入所述存储单元的负载晶体管的扩散区域的杂质浓度高。6.根据权利要求1所述的半导体存储装置，其特征在于：进一步具有与所述多条位线相连接的多条位线预充电电路，所述多条位线预充电电路布置在与包括所述多个存储单元的存储单元阵列区域相邻的位置处，构成所述存储单元电源电路的所述第一P型MOS晶体管和所述第二P型MOS晶体管与所述位线预充电电路布置在同一个基板区域内。7.根据权利要求1所述的半导体存储装置，其特征在于：所述写入控制信号由写入判断信号与让所述写入判断信号迟延后而生成的信号的反相信号的逻辑积生成。8.根据权利要求1所述的半导体存储装置，其特征在于：为了将所述存储单元电源从输入所述半导体存储装置的时钟信号的初级输入控制为与所述第一电源相等的电位所需要的逻辑级数比为了将字线从输入所述半导体存储装置的时钟信号的初级输入控制为非激活状态所需要的逻辑级数少。9.根据权利要求1所述的半导体存储装置，其特征在于：进一步具有用来将所述第一N型MO...

【专利技术属性】
技术研发人员：山上由展，小岛诚，里见胜治，
申请(专利权)人：松下电器产业株式会社，
类型：
国别省市：