薄化及/或切粒具有集成电路产品形成于其上的半导体衬底的方法技术

本发明专利技术揭露一种薄化及/或切粒具有集成电路产品形成于其上的半导体衬底的方法，其中，揭示于本文的一个示范方法包括下列步骤：在结晶半导体衬底上方形成多个晶粒，照射及冷却该衬底的边缘区域以形成非晶区域于该衬底的该边缘区域中，以及在形成该非晶区域后，执行至少一个工艺操作以减少该衬底的该厚度。

【技术实现步骤摘要】

本揭示内容大体涉及精密半导体装置的制造，且更特别的是，涉及薄化及/或分离具有集成电路产品形成于其上的半导体衬底的各种方法。
技术介绍
制造诸如CPU、储存装置、ASIC(特殊应用集成电路)之类的先进集成电路需要根据指定的电路布局在给定芯片区中形成大量电路组件。场效晶体管(NFET及PFET晶体管)为实质决定此类集成电路的效能的一种重要类型的电路组件。在用例如MOS技术制造复杂集成电路期间，在包含结晶半导体层的衬底上形成数百万个晶体管，例如，NFET晶体管及/或PFET晶体管。近年来，为了增强电路的整体速度、效能及功能而努力稳定地缩减现代超高密度集成电路的装置特征。结果，由于大幅及持续地改善各种电子组件(例如，晶体管、电容器、二极管及其类似者)的积体密度，已造成半导体工业有巨幅增长。这些改善主要来自持久及成功地努力减少组件的关键尺寸(也就是，最小特征尺寸)，而直接导致工艺设计者能够把越来越多的组件整合于有给定面积的半导体芯片。由于已积极地缩小装置特征以及安置更多个半导体组件于单一芯片的表面上，用于建立集成电路的“接线”的必要电性互连数目已大幅增加。结果，整体电路布局变得越来越复杂以及更加密集地加以封装。此外，即使光刻(photolithography)工艺的改良已显著增加2D电路设计的积体密度,然而目前只在两个尺寸实现简单地缩小特征尺寸已快速逼近极限。由于单一芯片上的电子装置数目快速地增加，有些半导体装置已用三维(3D)集成电路布局或堆栈式芯片设计来努力克服特征尺寸及密度上与2D布局有关的一些限制。通常在3D集成电路设计中，将两个或多个半导体晶粒接合在一起，以及在各个晶粒之间形成电性连接。促进芯片至芯片的电性连接的方法之一是利用所谓的硅穿孔或TSV。TSV为完全穿过硅晶圆或晶粒的垂直电性连接使得垂直对齐的电子装置有更简化的互连，藉此大幅减少集成电路布局复杂度以及多芯片电路的整体尺寸。典型TSV可能有落在6至100微米或更小的范围内的直径，以及随着技术进步，有持续不断的压力要使它们更小。同样，有持续不断的压力要减少用于制造半导体装置的晶圆的总厚度。一般而言，半导体衬底的起始厚度极少实际用来制作半导体装置，也就是，装置区域在衬底中的深度可能小于10微米。因此，集成电路装置实质上不需要衬底的大部分起始厚度用来实施电性。不过，保留原始晶圆有一定数量的厚度可确保集成电路在机械方面可忍受包装操作以及经得起集成电路产品想要的商业环境。在许多应用中，例如，手机及其它可携式消费者电子装置，期望使集成电路产品中的衬底尽可能地薄以减少最终消费者产品的物理尺寸及重量。图1A至图1F图标在多个示范集成电路产品14已形成于衬底12上后薄化示范晶圆10的一个示范方法。如图1A所示，衬底12有正面12F与背面12B。集成电路产品或晶粒14均形成于衬底12的正面12F上。通常，接收自晶圆供货商的衬底12有约775微米的起始厚度。最终，取决于特定应用，在执行切粒操作以分离多个晶粒14之前，衬底12会减薄至可能落在约20至200微米之间的最终厚度。通常，晶粒14不形成于衬底12的极外缘区域13上，它可能有约2毫米的径向宽度。在此具体实施例中，如图1B所示，薄化工艺开始是用切粒锯(未图标)以及示意图标的切粒银片16移除衬底12中在罪近晶圆10边缘的部分。如图标，衬底12有弧形外缘12C。一般而言，在衬底12在晶圆台(未图标)上旋转时，自旋锯片16会向下移动，如箭头16A所示。如图1C所示，该工艺导致形成邻接衬底12边缘的凹处18。凹处18的深度18D及宽度18W可能随着应用及衬底12的最终所欲厚度而有所不同。通常，凹处18的深度稍微大于衬底12的所欲最终厚度。在一个实施例中，深度18D可能落在约100至400微米的范围内，以及宽度18W可能落在约200至700微米的范围内。实际上，形成凹处18以移除衬底12的弧形外缘12C以便有大于衬底12的最终所欲厚度的深度。接下来,在此实施例中，如图1D所示,一层背面研磨胶带(back grinding tape) 20附着至晶圆10的正面12F上的晶粒14。或者，在研磨工艺开始前，支撑晶圆(未图标)可附着至晶圆10的正面12F。然后,如图1E所示，示意图标的研磨轮22用来研磨衬底12的背面12B以减少衬底12的总厚度。图1F图标研磨工艺完成后的晶圆10。在此时，衬底12有磨过背面(ground back surface) 12BG以及已减薄至最终所欲厚度12T。取决于特定应用，最终所欲厚度12T可能在约20至100微米的范围内，以及预期下一代装置的最终厚度12T会进一步减少。接下来，如图1G所示，背面研磨胶带20已移除以及一层切粒胶带21附着至衬底12的磨过背面12BG。在图标于图1G的制造点，可从衬底12的正面12F执行切粒操作以物理分离形成于衬底12上的示范晶粒14。之后，测试及包装个别晶粒供商业贩售。当晶圆减薄至约100微米或更小的最终厚度时，晶圆的边缘缺损及破裂的风险会增加。以上描述于图1B至图1C的修边工艺(edge trimming process)是在背面研磨晶圆之前进行以努力减少晶圆边缘产生缺损及破裂的风险。不过，修边工艺大体为“有污染性的”工艺，它产生可能污染一个或多个晶粒14的许多颗粒。最后，结晶硅晶圆，为用于制造集成电路产品的半导体衬底的主要形式，通常为相对易碎的材料，其中，在施加至晶圆的应力不增下，一旦有裂痕或缺口在某些情形下就可能传播。本揭示内容针对薄化及/或分离具有集成电路产品形成于其上的半导体衬底的各种方法，其可解决或减少一个或多个上述问题。
技术实现思路
为供基本理解本专利技术的一些态样，提出以下简化的总结。此总结并非本专利技术的穷举式总览。它不是想要识别本专利技术的关键或重要组件或者是描绘本专利技术的范畴。唯一的目的是要以简要的形式提出一些概念作为以下更详细的说明的前言。本揭示内容大体针对用于薄化及/或分离具有集成电路产品形成于其上的半导体衬底的各种方法。揭示于本文的一示范方法包括下列步骤:在结晶半导体衬底上方形成多个晶粒，照射及冷却该衬底的边缘区域以形成非晶区域于该衬底的该边缘区域中，以及在形成该非晶区域后，执行至少一个工艺操作以减少该衬底的该厚度。揭示于本文的另一示范方法包括:在结晶半导体衬底上方形成多个晶粒，其中，该多个晶粒用切割线区域(scribe line region)分离,执行至少一个薄化工艺操作以使该衬底的该厚度减少至最终所欲厚度，在薄化该衬底后，照射及冷却该切割线区域的至少一部分以形成非晶区域于该切割线区域中，以及在形成该非晶区域后，切断该切割线区域以分离该多个晶粒。【附图说明】参考以下结合附图的说明可明白本揭示内容，其中，类似的组件以相同的组件符号表不，且其中:图1A至图1G图标用于薄化衬底的一个现有技术示范加工流程；图2A至图2C图标衬底的一个示范实施例，它可经加工成在薄化衬底之前可形成非晶硅区域于衬底的边缘附近；图3A至图3B示意图标揭示于本文的新颖系统的示范实施例，它可用来实施描述于本文的方法；图4A至图4G图标揭示于本文的一个示范方法，其薄化具有集成电路产品形成于其上的半导体衬底；以及图5A至图51图标揭示于本文的另一示范方法，其将半本文档来自技高网...

【技术保护点】
一种方法，包含：在结晶半导体衬底上方形成多个晶粒，该衬底具有厚度；照射及冷却该衬底的边缘区域，以形成非晶区域于该衬底的该边缘区域中；以及在形成该非晶区域后，执行至少一个工艺操作，以减少该衬底的该厚度。

【技术特征摘要】
2012.08.15 US 13/585,9741.一种方法，包含: 在结晶半导体衬底上方形成多个晶粒，该衬底具有厚度； 照射及冷却该衬底的边缘区域，以形成非晶区域于该衬底的该边缘区域中；以及 在形成该非晶区域后，执行至少一个工艺操作，以减少该衬底的该厚度。2.根据权利要求1所述的方法，其中，该衬底由硅构成，以及该非晶区域由非晶硅构成。3.根据权利要求1所述的方法，其中，照射该衬底的该边缘区域包括:以波长落在249至10，600纳米的范围内的辐射照射该衬底。4.根据权利要求1所述的方法，其中，冷却该边缘区域包括:以至少104K/s的冷却速率冷却该边缘区域。5.根据权利要求1所述的方法，其中，冷却该边缘区域包括:引导温度至少为-100K的冷却流体流向该边缘区域。6.根据权利要求1所述的方法，进一步包括:在该照射及该冷却步骤期间移动该衬底。7.根据权利要求1所述的方法，其中，执行该至少一个工艺操作以减少该衬底的该厚度的该步骤包括:在该衬底的背面上执行研磨工艺操作，以减少该衬底的该厚度。8.根据权利要求1所述的方法，进一步包括:在形成该非晶区域后，在该衬底的正面上及该非晶区域上执行研磨工艺操作。9.一种方法， 包含: 在结晶半导体衬底上方形成多个晶粒，该衬底具有厚度； 照射该衬底的边缘区域，以形成退火区域于该衬底的该边缘区域中； 冷却该退火区域，以藉此形成非晶区域于该衬底的该边缘区域中；以及 在形成该非晶区域后，执行至少一个工艺操作，以减少该衬底的该厚度。10.根据权利要求9所述的方法，其中，照射该衬底的该边缘区域包括:以波长落在249至10，600纳米的范围内的辐射照射该衬底。11.根据权利要求10所述的方法，其中，冷却该退火区域包括:以至少104K/s的冷却速率冷却该退火区域。12.根据权利要求11所述的方法，其中，冷却该退火区域包括:引导温度至少为-100K的冷却流体流向该退火区域。13.根据权利要求9所述的方法，进一步包括:在该照射及该冷却步骤期间移动该衬。14.一种方法，包含: 在结晶半导体衬底上方形成多个晶粒，该衬底具有厚度，该多个晶粒以切割线区域分离； 执行至少一个薄化工艺操作，以使该衬底的该厚度减少至最终所欲厚度； 在执...

【专利技术属性】
技术研发人员：R·阿加瓦尔，R·阿拉帕蒂，J·格林伍德，
申请(专利权)人：格罗方德半导体公司，
类型：发明
国别省市：