具有阻挡层的铜接触插塞制造技术

本发明专利技术公开了具有阻挡层的铜接触插塞，其中，一种器件包括导电层，导电层包括底部以及位于底部上方的侧壁部分，其中侧壁部分连接至底部的端部。含铝层与导电层的底部重叠，其中含铝层的顶面与导电层的侧壁部分的顶部边缘基本平齐。氧化铝层覆盖在含铝层之上。含铜区域位于氧化铝层上方并通过氧化铝层与含铝层隔开。含铜区域通过导电层的侧壁部分的顶部边缘电连接至含铝层。

【技术实现步骤摘要】
具有阻挡层的铜接触插塞
本专利技术总的来说涉及半导体领域，更具体地，涉及具有阻挡层的铜接触插塞。
技术介绍
半导体处理持续的进步使得最小部件尺寸和工艺定标进一步减小。随着半导体工艺节点发展为更小的最小部件尺寸，例如28纳米、22纳米以及更小，减小了器件部件(诸如栅极和相应衬底)上接触插塞的可用面积。此外，随着半导体工艺中所使用材料的发展，观察到由于使用这些先进材料而对接触阻抗产生的附加影响。因此，正在研究用于减小相应影响的方法。接触插塞用于在集成电路结构的诸如第一层金属(被称为M1)的导电层与形成在该层下方的衬底区域或栅极区域之间形成垂直电连接件。通常使用的接触插塞包括钨插塞。
技术实现思路
根据本专利技术的一个方面，提供了一种器件，包括：导电层，导电层包括底部以及位于底部上方的侧壁部分，其中侧壁部分连接至底部的端部；含铝层，与导电层的底部重叠，含铝层的顶面与导电层的侧壁部分的顶部边缘基本平齐；氧化铝层，覆盖在含铝层之上；以及含铜区，位于氧化铝层上方并通过氧化铝层与含铝层隔开，含铜区通过导电层的侧壁部分的顶部边缘与含铝层电连接。优选地，该器件还包括金属氧化物半导体(MOS)器件，其中，MOS器件包括：栅电极，包括含铝层和导电层；以及栅极接触插塞，包括含铜区。优选地，栅电极形成替换栅极的一部分。优选地，该器件还包括润湿层，润湿层包括：位于含铝层的底部的下方并与其接触的底部；以及位于含铝层的侧壁和导电层的侧壁部分之间并与它们接触的侧壁部分。优选地，润湿层包括接触含铝层的基本纯钛层。优选地，该器件还包括阻挡层，阻挡层包括：位于含铜区的底部的下方并与其接触的底部，其中，底部包括接触导电层的侧壁部分的顶部边缘的第一底面；以及接触含铜区的侧壁的侧壁部分。优选地，阻挡层的底部还包括接触氧化铝层的顶面的第二底面。优选地，阻挡层包括基本纯钛层。根据本专利技术的另一方面，提供了一种器件，包括：润湿层，包括第一底部和位于第一底部上方并连接至第一底部的端部的第一侧壁部分；含铝层，与第一底部重叠，含铝层的侧壁接触所述润湿层的第一侧壁部分；阻挡层，包括位于含铝层上方并与其接触第二底部和位于第二底部上方并连接至第二底部的端部第二侧壁部分；以及含铜区，与润湿层的第二底部重叠并与阻挡层的第二侧壁部分平齐，其中，润湿层和阻挡层中的至少一个包括基本纯钛层。优选地，润湿层包括基本纯钛层，并且基本纯钛层接触含铝层的底面和侧壁。优选地，阻挡层包括基本纯钛层。优选地，该器件还包括金属氧化物半导体(MOS)器件，其中，MOS器件包括：栅电极，包括含铝层和润湿层；以及栅极接触插塞，包括含铜区和阻挡层。优选地，MOS器件还包括：源极/漏极区，与栅电极相邻；以及上部源极/漏极接触插塞，电连接至源极/漏极区，其中上部源极/漏极接触插塞包括：附加阻挡层，附加阻挡层的底面与含铝层的顶面基本平齐；和附加含铜区，位于附加阻挡层上方，附加含铜区的顶面与含铜区的顶面基本平齐。优选地，该器件还包括连接在上部源极/漏极接触插塞和源极/漏极区之间的下部接触插塞，下部接触插塞包括钨。优选地，含铝层的铝原子百分比高于约90％，其中含铜区的铜原子百分比高于约90％。根据本专利技术的又一方面，提供了一种方法，包括：形成导电层，导电层包括底部以及位于底部上方的侧壁部分，其中，侧壁部分连接至底部的端部；在导电层的底部上方形成含铝层，氧化铝层形成在含铝层的顶面；在含铝层上方形成介电层；在介电层中形成开口以暴露导电层的侧壁部分的顶部边缘以及氧化铝层的一部分；利用阻挡层和位于阻挡层上方的含铜材料填充所述开口；以及去除阻挡层和含铜材料的过量部分，开口中剩余的阻挡层的部分和含铜材料的部分形成接触插塞，并且阻挡层包括接触氧化铝层的顶面的第一底面以及接触导电层的顶部边缘的第二底面。优选地，在形成接触插塞之后，通过开口露出的氧化铝层的一部分保持未去除。优选地，该方法还包括：从层间介电层(ILD)中去除伪栅极以在ILD中形成开口；在开口中沉积栅极介电层；在栅极介电层上方沉积导电层；在导电层上方沉积含铝层；以及在形成介电层的步骤之前，对栅极介电层、导电层以及含铝层执行平面化。优选地，形成阻挡层的步骤包括沉积基本纯钛层。优选地，该方法还包括：在形成导电层的步骤之后和形成含铝层的步骤之前，沉积基本纯钛层，其中含铝层接触基本纯钛层。附图说明为了更加完整地理解本实施例及其优点，现在结合附图作为参考进行下面的描述，其中：图1至8是根据一些示例性实施例的金属氧化物半导体(MOS)器件和上覆结构制造的中间阶段的截面图和俯视图。图9至11是根据可选示例性实施例的MOS器件和上覆结构制造的中间阶段的截面图和俯视图。具体实施方式下面详细讨论本专利技术实施例的制造和使用。然而，应该理解，实施例提供许多可以在各种具体环境中具体化的可应用专利技术概念。所讨论的具体实施例是说明性的而不限制本专利技术的范围。根据各种示例性实施例，提供了包括含铝栅电极和含铜接触插塞的金属氧化物半导体(MOS)器件及其形成方法。示出形成MOS器件的中间阶段。讨论实施例的变化和操作。在各附图和说明性实施例中，类似的参考标号用于指定类似的元件。在一些说明实施例中，利用后栅极方法来形成含铝栅电极。然而，根据可选实施例，也可以利用前栅极方法形成含铝栅电极。图1至8是根据一些示例性实施例的MOS器件和上覆结构制造的中间阶段的截面图和俯视图。参照图1，提供了晶圆10。晶圆10包括衬底20，其可由诸如硅、硅锗、碳化硅、III-V化合物半导体材料等的半导体材料形成。衬底20是体硅或绝缘体上半导体(SOI)衬底。在衬底20中形成源极和漏极区域(下文也称为源极/漏极区域)22。在衬底20之上形成层间介电层(ILD，下文称为ILD0)24。ILD024可以由诸如磷硅玻璃(PSG)、硼硅玻璃(BSG)、掺硼磷硅玻璃(BPSG)、正硅酸乙酯(TEOS)氧化物等的氧化物形成。在ILD024中形成伪栅极结构26。伪栅极结构26包括伪栅电极28，例如其可由多晶硅形成，尽管也可以使用其它材料。在一些实施例中，伪栅极结构26还包括伪隔离件30和/或伪栅极介电层32。在可选实施例中，不形成伪隔离件30和/或伪栅极介电层32。伪栅极结构26的顶面与ILD024的顶面平齐。参照图2，通过蚀刻去除伪栅极结构26。因此，在ILD024中形成开口34。结果，在一些示例性实施例中，通过开口34露出衬底20的顶面。接下来，参照图3，沉积作为介电层的栅极介电层36。在栅极介电层36之上还沉积作为导电层的栅电极层44。栅极介电层36和栅电极层44均包括覆盖ILD024的一部分和覆盖开口34(图2)的一部分。在一些实施例中，栅极介电层36和栅电极层44是共形层，它们的水平部分具有与相应的垂直部分基本相同的厚度。栅极介电层36可以是单层或包括多层的复合层。例如，栅极介电层36可包括氧化层和位于氧化层上方的高k介电层。氧化层可以是通过沉积形成的氧化硅层。高k介电层可包括氧化铪、氧化锆等。在一些示例性实施例中，例如由氮化钛形成的阻挡层(未示出)形成在高k介电层上方。在一些实施例中，栅电极层44包括导电层38、位于导电层38上方的润湿层(wettinglayer)40以及位于润湿层40上方的含铝层42。导电层38可包括多晶硅、TaSiN本文档来自技高网...

【技术保护点】
一种器件，包括：导电层，所述导电层包括底部以及位于所述底部上方的侧壁部分，其中所述侧壁部分连接至所述底部的端部；含铝层，与所述导电层的底部重叠，所述含铝层的顶面与所述导电层的侧壁部分的顶部边缘基本平齐；氧化铝层，覆盖在所述含铝层之上；以及含铜区，位于所述氧化铝层上方并通过所述氧化铝层与所述含铝层隔开，所述含铜区通过所述导电层的侧壁部分的顶部边缘与所述含铝层电连接。

【技术特征摘要】
2012.07.25 US 13/557,5921.一种半导体器件，包括：导电层，所述导电层包括底部以及位于所述底部上方的侧壁部分，其中所述侧壁部分连接至所述底部的端部；含铝层，与所述导电层的底部重叠；氧化铝层，覆盖在所述含铝层之上，所述氧化铝层的顶面与所述导电层的侧壁部分的顶部边缘平齐；以及含铜区，位于所述氧化铝层上方并通过所述氧化铝层与所述含铝层隔开，所述含铜区通过所述导电层的侧壁部分的顶部边缘与所述含铝层电连接。2.根据权利要求1所述的半导体器件，还包括金属氧化物半导体器件，其中，所述金属氧化物半导体器件包括：栅电极，包括所述含铝层和所述导电层；以及栅极接触插塞，包括所述含铜区。3.根据权利要求2所述的半导体器件，其中，所述栅电极形成替换栅极的一部分。4.根据权利要求1所述的半导体器件，还包括润湿层，所述润湿层包括：位于所述含铝层的底部的下方并与其接触的底部；以及位于所述含铝层的侧壁和所述导电层的侧壁部分之间并与它们接触的侧壁部分。5.根据权利要求4所述的半导体器件，其中，所述润湿层包括接触所述含铝层的纯钛层。6.根据权利要求1所述的半导体器件，还包括阻挡层，所述阻挡层包括：位于所述含铜区的底部的下方并与其接触的底部，其中，所述底部包括接触所述导电层的侧壁部分的顶部边缘的第一底面；以及接触所述含铜区的侧壁的侧壁部分。7.根据权利要求6所述的半导体器件，其中，所述阻挡层的底部还包括接触氧化铝层的顶面的第二底面。8.根据权利要求6所述的半导体器件，其中，所述阻挡层包括纯钛层。9.一种半导体器件，包括：润湿层，包括：第一底部；和第一侧壁部分，位于所述第一底部上方并连接至所述第一底部的端部；含铝层，与所述第一底部重叠，所述含铝层的侧壁接触所述润湿层的第一侧壁部分；氧化铝层，覆盖在所述含铝层之上；阻挡层，包括：第二底部，位于所述含铝层上方并与其接触；和第二侧壁部分，位于所述第二底部上方并连接至所述第二底部的端部；以及含铜区，与所述阻挡层的第二底部重叠并与所述阻挡层的第二侧壁部分平齐，并且所述含铜区位于所述氧化铝层上方并通过所述氧化铝层与所述含铝层隔开，其中，所述润湿层和所述阻挡层中的至少一个包括纯钛层。10.根据权利要求9所述的半导体器件，其中，所述润湿层包括所述纯钛层，并且所述纯钛层接触所述含铝层的底面和侧壁。11.根据权利要求...

【专利技术属性】
技术研发人员：苏莉玲，谢静华，陈煌明，曹学文，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：