半导体元件与其制作方法技术

本发明专利技术公开一种半导体元件与其制作方法，该半导体元件包含有一基底，其具有一正面以及一背面，一层间介电层，覆盖于该基底的正面上，一掩模层，覆盖于该基底背面，一硅穿孔，贯穿该掩模层、该基底以及该层间介电层，其中该硅穿孔内，掩模层侧壁于水平方向突出该基底的侧壁，以及一衬垫层，位于该硅穿孔内的基底侧壁，且该衬垫层与该掩模层有部分重叠。

【技术实现步骤摘要】

本专利技术涉及一种半导体元件，特别是涉及一种具有硅穿孔的半导体元件。
技术介绍
在现代的资讯社会中，由集成电路所构成的微处理机系统早已被普遍运用于生活的各个层面，例如自动控制的家电用品、移动通讯设备、个人电脑等，都有集成电路的踪迹。而随着科技的日益精进，以及人类社会对于电子产品的各种想象，使得集成电路也往更多元、更精密、更小型的方向发展。一般所谓集成电路，是通过现有半导体制作工艺中所生产的管芯(die)而形成。制造管芯的过程，是由生产一晶片(wafer)开始:首先，在一片晶片上区分出多个区域，并在每个区域上，通过各种半导体制作工艺如沉积、光刻、蚀刻或平坦化步骤，以形成各种所需的电路路线，接着，再对晶片上的各个区域进行切割而成各个管芯，并加以封装成芯片(chip),最后再将芯片电连至一电路板,如一印刷电路板(printed circuit board, PCB),使芯片与印刷电路板的接脚(pin)电性连结后，便可执行各种程式化的处理。为了提高芯片功能与效能，增加积成度以便在有限空间下能容纳更多半导体元件，相关厂商开发出许多半导体芯片的堆叠技术，包括了倒装封装(Flip-Chip)技术、多芯片封装(Mult1-chip Package,MCP)技术、封装堆叠(Package on Package,PoP)技术、封装内藏封装体(Package in Package,PiP)技术等,都可以通过管芯或封装体之间彼此的堆叠来增加单位体积内半导体元件的积成度。而在上述各种封装架构下，近年来又发展一种称为娃穿孔(Through silicon via, TSV)的技术,可促进在封装体中各管芯彼此之间的内部连结(interconnect),以将堆叠效率进一步往上提升。硅穿孔原理是在晶片中以蚀刻或激光的方式形成贯穿晶片的通孔(Via)，再将导电材料如铜、多晶硅、钨等填入通孔，最后则将晶片或管芯薄化并加以堆叠、结合(Bonding)，而成为3D立体的管芯堆叠结构。由于应用硅穿孔技术的各芯片内部线路的连结路径最短，相比较于其他堆叠技术，可使芯片间的传输速度更快、杂讯更小、效能更佳，是目前远景看好的技术之一。
技术实现思路
为解决上述问题，本专利技术提供一种半导体元件，包含有一基底具有一正面以及一背面，一层间介电层，覆盖于该基底的正面上，一掩模层，覆盖于该基底背面，一娃穿孔电极，贯穿该掩模层、该基底以及该层间介电层，其中该硅穿孔电极内具有一掩模层侧壁与一基底侧壁，且该掩模层侧壁突出该基底侧壁一预定长度，以及一衬垫层，位于该硅穿孔内的该基底侧壁，且该衬垫层与该掩模层有部分重叠。根据本专利技术的另一较佳实施例，本专利技术提供一种制作半导体元件的方法，包含以下步骤:首先，提供一基底，该基底具有一正面以及一背面；形成一层间介电层于该基底的正面上，接着形成一掩模层于该基底的背面上，再蚀刻该基底背面，形成一开口贯穿该掩模层以及该基底，其中于该开口内具有一掩模层侧壁与一基底侧壁，该掩模层侧壁突出该基底侧壁一预定长度，然后选择性沉积一衬垫层于该开口内基底的侧壁，且该衬垫层与该掩模层至少有部分重叠，之后蚀刻该开口，形成一硅穿孔贯穿该层间介电层，以及形成一导电层于该硅穿孔内。【附图说明】图广图7为本专利技术第一较佳实施例的半导体元件的制作工艺示意图。主要元件符号说明I半导体元件10基底12正面14背面16浅沟槽隔离18栅极结构 20源/漏极区域22层间介电层24金属线路26掩模层28接触插塞30开口32基底侧壁34掩模层侧壁36衬垫层38硅穿孔40阻障层42主导电层44硅穿孔电极【具体实施方式】为使熟悉本专利技术所属
的一般技术者能更进一步了解本专利技术，下文特列举本专利技术的较佳实施例，并配合所附附图，详细说明本专利技术的构成内容及所欲达成的功效。为了方便说明，本专利技术的各附图仅为示意以更容易了解本专利技术，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人皆应能理解其是指物件的相对位置而言，因此皆可以翻转而呈现相同的构件，此皆应同属本说明书所揭露的范围，在此容先叙明。请先参考图f图7，图广图7绘示了本专利技术的第一较佳实施例的半导体元件的制作工艺示意图。如图1所示，半导体元件首先，提供一基底10，例如是硅基底(siliconsubstrate)、外延娃(epitaxial silicon substrate)、娃错半导体基底(silicongermanium substrate)、碳化娃基底(silicon carbide substrate)或绝缘层上覆娃基底(silicon-on-1nsulator, SOI)等，本专利技术的一较佳实施例是以块状娃基底(bulksilicon substrate)为例,但不以此为限,基底10具有一正面12与一背面14,接着,形成所需的各种离子井(N-well or P_well)(图未示)以及多个浅沟槽隔离(shallow trenchisolation) 16 于基底 10 中。接着如图2所示，形成至少一栅极结构18于基底10上，并以离子布植等方法形成源/漏极区域20于栅极结构18的两侧基底10中。栅极结构18可为多晶硅栅极(polysilicon gate)、金属栅极(metal gate)或是虚置栅极(dummy gate)等，而形成上述栅极结构18与源/漏极区域20、甚或再于源/漏极区域20表面上形成自对准金属硅化物(Salicide)(图未示)的方法，皆为本领域常见技术，在此不再赘述。然后覆盖一层间介电层22于栅极结构18与正面12上，并接续再进行一金属内连线制作工艺，以在层间介电层22上制备多层金属层间介电层(MD)(图未示)以及设置于各金属层间介电层中所需的金属线路(图未示)。为了方便说明起见，图2仅绘示形成一对应于后续制作的硅穿孔(TSV)的金属线路24于层间介电层22表面，而省略其他的金属线路与各金属层间介电层，且该金属线路24底面可直接接触后续形成的硅穿孔(TSV)并通过其上方金属层间介电层(MD)中的金属线路(图未示)与其他元件分别电连接。此外，层间介电层22与基底10之间还可选择性形成有一接触蚀刻停止层(CESL)(图未示)覆盖栅极结构18与源/漏极区域20，以及多个接触插塞28分别位于栅极结构18与源/漏极区域20上，用来电连接层间介电层22上方的金属层间介电层(MD)中的金属线路(图未示)，本实施例中，金属线路24与接触插塞28的材料可选自导电性良好的金属，如铜、铝、钨、钛、氮化钛、钽以及氮化钽所组成的群组，但不限于此。在完成基底10正面12上的金属内连线制作工艺以及设置于金属层间介电层上的焊垫(bonding pad)制作工艺之后。接着由基底10背面14来薄化基底10,并全面性形成一掩模层26于基底10的背面14上,掩模层26材料例如为二氧化娃(SiO2)、氮化娃(SiN)、碳化硅(SiC)或氮氧化硅(SiON)等绝缘物，但不限于此，本专利技术中是以氮化硅为例。如图3所示，利用光刻暨蚀刻方式，于基底10背面14形成至少一开口 30以定义出硅穿孔(TSV)的位置。开口 30贯穿掩模层26与基底10，且开口 30的底部停留在层间介电层22的底面上。此时，开口本文档来自技高网...

【技术保护点】
一种半导体元件，包含:基底，具有正面以及背面；层间介电层，覆盖于该基底的正面上；掩模层，覆盖于该基底背面；硅穿孔电极，贯穿该掩模层、该基底以及该层间介电层，其中该硅穿孔电极内具有掩模层侧壁与基底侧壁，且该掩模层侧壁突出该基底侧壁预定长度；以及衬垫层，位于该硅穿孔电极内的该基底侧壁，且该衬垫层与该掩模层有部分重叠。

【技术特征摘要】
1.一种半导体元件，包含: 基底，具有正面以及背面； 层间介电层，覆盖于该基底的正面上； 掩模层，覆盖于该基底背面； 硅穿孔电极，贯穿该掩模层、该基底以及该层间介电层，其中该硅穿孔电极内具有掩模层侧壁与基底侧壁，且该掩模层侧壁突出该基底侧壁预定长度；以及 衬垫层，位于该娃穿孔电极内的该基底侧壁，且该衬垫层与该掩模层有部分重叠。2.如权利要求1的半导体元件，另包含一金属线路，位于该层间介电层上。3.如权利要求1的半导体元件，另包含一导电层，位于该硅穿孔电极中。4.如权利要求1的半导体兀件，其中该衬垫层的一侧壁与该掩模层侧壁切齐。5. 如权利要求1的半导体兀件，其中该衬垫层的一侧壁突出该掩模层侧壁。6.如权利要求1的半导体兀件，其中该掩模层侧壁突出该衬垫层的一侧壁。7.如权利要求1的半导体元件,其中该衬垫层仅位于该基底中。8.如权利要求1的半导体元件，其中该衬垫层与该掩模层重叠部分宽度大于10纳米。9.如权利要求1的半导体元件，另包含一阻障层，位于该硅穿孔电极中。10.如权利要求1的半导体元件，另包含至少一栅极结构，设置于该层间介电层中，其中该栅极结构包括金属栅极、多晶硅栅极或是虚置栅极(dummy gate)。11.一种半导体元件制造方法，包含以下步骤: 提供一基底，该基底具有正面以及背面； 形成一层间介电层于该基...

【专利技术属性】
技术研发人员：郭建利，林永昌，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：