用于射频应用的绝缘型衬底上的半导体的制造方法技术

本发明专利技术涉及一种用于射频应用的绝缘型衬底上的半导体的制造方法，依次包括下面的步骤：（a）准备电阻率大于500Ohm.cm的硅衬底（1），（b）在所述衬底（1）上形成多晶硅层（4），所述方法在步骤a）和步骤b）之间包括在衬底（1）上形成介电材料层（5）的步骤，介电材料层（5）不同于自然氧化层，厚度在0.5nm和10nm之间。

【技术实现步骤摘要】
【国外来华专利技术】【专利摘要】本专利技术涉及一种，依次包括下面的步骤：（a）准备电阻率大于500Ohm.cm的硅衬底（1），（b）在所述衬底（1）上形成多晶硅层（4），所述方法在步骤a）和步骤b）之间包括在衬底（1）上形成介电材料层（5）的步骤，介电材料层（5）不同于自然氧化层，厚度在0.5nm和10nm之间。【专利说明】
本专利技术涉及一种以及使用所述方法获得的衬底。
技术介绍
目前存在用于制造射频(RF)器件的不同类型的衬底。第一类型的衬底包括具有在绝缘衬底上的硅层的衬底，例如石英上硅(SOQ)衬底、蓝宝石上硅(SOS)衬底或玻璃上硅(SOG)衬底。这些衬底具有优秀的射频性能，但是由于硅的质量差使这些衬底具有涉及逻辑器件的非常差的特性。它们也是非常昂贵的。第二类型的衬底是高电阻率(HR)体硅衬底。“高电阻率”具体地指高于5000hm.cm的电阻率。尽管这些衬底确实具有不昂贵的优势，但是，这些衬底的性能比第一衬底的性能低，并且逻辑器件不受益于SOI型结构的优势。第三类型的衬底是高电阻率绝缘体上硅(HR-SOI)衬底，换句话说，由在高电阻率硅衬底上的硅层组成，厚氧化层隐埋在分界面处。这是该氧化层通常称作BOX (“隐埋的氧化物”)的原因。这些衬底尤其有利于逻辑器件的运行，但是它们的射频性能不如SOQ衬底和SOS衬底的射频性能好。这些衬底具有这样的缺点，它们有时包括在氧化层下面的低电阻率层。出于本文的目的，“低电阻率”指的是低于5000hm.cm的电阻率。该低电阻率层的存在可能是由于键合之前衬底的表面污染(例如由于硼和/或磷的凝聚)。然后，这些污染物在键合分界面处封装，并且可以扩散到高电阻率衬底。当初始衬底是具有高密度填隙氧原子的硅衬底时，形成低电阻率层的另一个原因是:热处理是必须的，以形成氧沉淀并且获取所需的高电阻率。然而，在该处理之前或在该处理期间氧原子会在衬底中扩散，这导致在衬底中，尤其是接近于衬底的表面，形成具有低沉淀率的区域，因此电阻率低。目前难以控制这两个原因。第四类型的衬底由HR-SOI型衬底组成，其中HR衬底通过添加阱来改善。为此，已经研发了不同的技术，但是这些技术具有的缺点是，对用于制造SOI及SOI上的器件的热处理非常敏感。因此，可以在氧化层(BOX)和HR衬底之间沉积多晶硅层。关于该主题的进一步的信息可以在以下文献中找到:D.Lederer、R.Lobet和J.-P.Raskin 所著的 “Enhanced high resistivity SOI wafers for RF applications，，，IEEE Intl.SOI Conf., pp.46-47,2004 ；D.Lederer 和 J.-P.Raskin, “New substratepassivation method dedicated to high resistivity SOI wafer fabrication withincreased substrate resistivity，，，IEEE Electron Device Letters, vol.26, n0.11,pp.805-807, 2005 ；D.Lederer 和 J.-P.Raskin, “RF performance of a commercialSOI technology transferred onto a passivated HR silicon substrate，，，IEEETransactions on Electron Devices, vol.55, n0.7, pp.1664-1671, 2008 ;以及 D.C.Kerr等Identification of RF harmonic distortion on Si substrates and its reductionusing a trap-rich layer”，978-1-4244-1856-5/08, IEEE2008IEEE。图1示出了如下衬底:包括HR硅衬底I，接着依次是多晶硅层4、氧化层2和形成衬底的有源层的单晶硅层3。然而，多晶硅在高温下再结晶，并且存在于多晶硅层和HR硅衬底之间的分界面处的掺杂剂扩散在HR硅衬底中，这具有降低其电阻率的效果。图2中的图表中的曲线(a)(虚线所示)示出了在模拟用于生产HR-SOI衬底的热预算的1100°C下进行6个小时的热处理之后，被多晶硅层4覆盖的图1中的衬底I的电阻率P的变化，其作为深度d的函数。因此，在该图表上，横坐标d=0对应于多晶硅层的上表面，换句话说，对应于B0X2和多晶硅层4之间的分界面。电阻率是使用扩展电阻分析(SRP)方法来进行测量的。从曲线(a)可以看出，电阻率在层4中降低得非常快以达到延伸到在多晶硅和HR硅之间的分界面之外的衬底I的最低水平。在BOX下面大约2 μ m的深度之外，衬底I的电阻率快速增加以达到高电阻率值。在该曲线上观察到的电阻率的下降可以通过在上述热处理期间多晶硅的再结晶和/或通过掺杂剂在多晶硅层4和衬底I之间的分界面处的扩散或甚至层4的上表面的污染来解释。在图5中可以看出，大约三分之一的多晶硅从与衬底I的分界面开始再结晶，在图5中的照片(a)是通过透射电子显微镜(TEM)获得的层4和衬底I之间的分界面的图像。另一个技术由通过整个HR硅衬底扩散金组成。例如，关于该主题的信息可以在以下文章中找到:D.M.Jordan、Kanad Mallik、R.J.Falster、P.R.Wilshaw所著的“Sem1-1nsulating silicon for microwave devices”，Solid-state phenomena Volsl56_158 (2010) ppl01-106,其中，作者提出通过在衬底上沉积金然后在高温热处理的作用下扩散来将金杂质引入硅衬底。这些金杂质的作用是引入禁带中的深能级并阻挡禁带的中间处的费米能级，这使材料产生非常高的电阻率。然而，防止金从衬底逸出是必要的；金是缩短硅的寿命非常强的元素并且无尘室和/或薄硅层的污染将使在其中制造的器件的性能严重变差。为了防止金逸出，必须提供有效的扩散势垒(例如，氮化物势垒)，但是这会损害器件的性能。例如，氮化物电荷影响晶体管阈值电压。另一个相关专利是US6，548，382，相反地，其提出通过将杂质捕获在通过注入气态种类或注入形成对稍后的热处理不敏感的沉淀物的颗粒而形成的层中，来避免杂质在HR衬底中存在。所述颗粒可以包括氧和/或其他材料，除金属和半导体之外。然后，这些沉淀物形成杂质捕获点。文献W02010/002515公开了一种替代形式，其使用上述的HR-SOI衬底中的HR硅基衬底，通过用在具有标准电阻率的支撑物上包括具有高电阻率的厚半导体层的结构来代替该体基础衬底。为了防止掺杂剂或污染物在扩散到该高电阻率半导体层中的支撑物中存在并因此降低其电阻率的风险，推荐应该在支撑物和所述半导体层之间放置扩散势垒。这种扩散势垒可以包括一个或几个二氧化硅层和/或氮化硅层并且厚度至少为20nm。而且，该电阻层由于其厚度大(大约50 μ m到100 μ m)而被看作是衬底。用于射频器件的衬底受电场的影响，该电场由于高频率而渗透到本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：F·阿利贝尔，J·维迪耶，
申请(专利权)人：SOITEC公司，原子能和能源替代品委员会，
类型：
国别省市：