锁存电路、非易失性存储器件及集成电路制造技术
【技术实现步骤摘要】
锁存电路、非易失性存储器件及集成电路相关申请的交叉引用本申请要求2012年4月23日申请的韩国第10-2012-0042173号专利申请的优先权，该专利申请的全文以引用方式并入本文中。
本专利技术的示例性实施例涉及一种锁存电路，及一种包括所述锁存电路的非易失性存储器件。
技术介绍
诸如存储器件的集成电路芯片包括锁存电路，以便维持数据历时某一时段。图1为示出了传统锁存电路的示意图。该锁存电路包括N个锁存器10_1至10_N、及重设单元20。锁存器10_1至10_N中每一个响应于供应至上拉供电节点PUSPL_ND的核心电压VCC及供应至下拉供电节点PDSPL_ND的接地电压VSS而锁存数据。重设单元20在第一重设信号RESET被激活时将锁存器10_1至10_N重设至低电平，且在第二重设信号SET被激活时将锁存器10_1至10_N重设至高电平。为了将锁存器10_1至10_N重设至低电平，激活第一重设信号RESET。响应于激活的第一重设信号RESET而接通重设单元20的第一晶体管21_1至21_N，且因此锁存器10_1至10_N中每一个的第一锁存节点Q接地(VSS)。因而...
【技术保护点】
一种锁存电路，包含：多个锁存器，其被配置成响应于供应至上拉供电节点及下拉供电节点的电力而操作；延迟单元，其被配置成通过延迟第一重设信号及第二重设信号来产生第一延迟的重设信号及第二延迟的重设信号；供电单元，其被配置成响应于激活的第一重设信号或激活的第二重设信号而将同样的电力供应至所述上拉供电节点及所述下拉供电节点；第一重设单元，其被配置成响应于所述第一延迟的重设信号而将多个锁存器重设至第一电平；及第二重设单元，其被配置成响应于所述第二延迟的重设信号而将所述多个锁存器重设至第二电平。
【技术特征摘要】
2012.04.23 KR 10-2012-00421731.一种锁存电路，包含：多个锁存器，其被配置成响应于供应至上拉供电节点及下拉供电节点的电力而操作；延迟单元，其被配置成通过延迟第一重设信号及第二重设信号来产生第一延迟的重设信号及第二延迟的重设信号；供电单元，其被配置成响应于激活的第一重设信号或激活的第二重设信号而将同样的电力供应至所述上拉供电节点及所述下拉供电节点；第一重设单元，其被配置成响应于所述第一延迟的重设信号而将多个锁存器重设至第一电平；及第二重设单元，其被配置成响应于所述第二延迟的重设信号而将所述多个锁存器重设至第二电平。2.如权利要求1所述的锁存电路，其中所述供电单元响应于去激活的第一重设信号及去激活的第二重设信号而将上拉电压供应至所述上拉供电节点、且将下拉电压供应至所述下拉供电节点。3.如权利要求2所述的锁存电路，其中所述供电单元响应于所述激活的第一重设信号或所述激活的第二重设信号而将介于所述上拉电压与所述下拉电压之间的预设电平的电压供应至所述上拉供电节点及所述下拉供电节点。4.如权利要求2所述的锁存电路，其中所述供电单元响应于所述激活的第一重设信号或所述激活的第二重设信号而将所述下拉电压供应至所述上拉供电节点及所述下拉供电节点。5.如权利要求2所述的锁存电路，其中所述供电单元响应于所述激活的第一重设信号或所述激活的第二重设信号而耦合所述上拉供电节点与所述下拉供电节点。6.如权利要求5所述的锁存电路，其中：当所述第一重设信号或所述第二重设信号被激活时，所述下拉供电节点接地，所述供电单元耦合所述上拉供电节点与所述下拉供电节点。7.如权利要求1所述的锁存电路，其中：所述第一延迟的重设信号的激活时段与所述第一重设信号的激活时段彼此至少部分地重叠，且所述第二延迟的重设信号的激活时段与所述第二重设信号的激活时段彼此至少部分地重叠。8.一种非易失性存储器件，包含：多个存储器单元；多个页缓冲器，其被配置成存取储存于各自的存储器单元中的数据、且各自包含一个或多个锁存器，所述一个或多个锁存器响应于供应至上拉供电节点及下拉供电节点的电力而操作；延迟单元，其被配置成通过延迟第一重设信号及第二重设信号来产生第一延迟的重设信号及第二延迟的重设信号；供电单元，其被配置成响应于激活的第一重设信号或激活的第二重设信号而将同样的电力供应至所述上拉供电节点及所述下拉供电节点；及重设单元，其被配置成响应于所述第一延迟的重设信号而将所述一个或多个锁存器重设至第一电平，且响应于所述第二延迟的重设信号而将所述一个或多个锁存器重设至第二电平。9.如权利要求8所述的非易失性存储器件，其中所述供电单元响应于去激活的第一重设信号及去激活的第二重设信号而将上拉电压供应至所述上拉供电节点、且将下...
【专利技术属性】
技术研发人员：崔成旲，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：
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