非易失性半导体储存装置制造方法及图纸

本发明专利技术提供一种非易失性半导体储存装置，其不会增大电路规模，包括能在适当的升压电压到达时间进行升压动作的升压电路。本发明专利技术的非易失性半导体储存装置包括定时产生电路以及根据定时产生电路的信号向升压部的输出提供电流负载的电流负载电路，与存储器单元的擦除或者写入的动作相应地，利用电流负载电路实现适当的升压电压到达时间。

【技术实现步骤摘要】
非易失性半导体储存装置
本专利技术涉及可电改写的非易失性半导体储存装置，详细而言涉及其升压电路。
技术介绍
在能够电擦除、写入、读出数据的非易失性半导体储存装置中，在擦除、写入动作时，需要在所选择的存储器单元施加电源电压以上的高电压，使用升压部及包含其控制系统的升压电路，来产生期望的高电压即升压电压。一般而言，升压电路的驱动力取决于升压用时钟的振幅。另外，非易失性存储器的擦除、写入，有时会选择由一个字单位、或多个字构成的页单位或者扇区单位、或全部区域整个等不同数量的存储器单元来进行，负载容量会随所选择的存储器单元的数量而不同。升压电压到达时间由升压电路的驱动力与负载容量的相对关系来决定。升压电路的驱动力越大，升压电压到达时间越短；负载容量越大，升压电压到达时间越长。即，升压电压到达时间根据升压用时钟的振幅和所选择的存储器单元的数量而不同。在升压电压到达时间太短的情况下，强电场的施加时间变长，促使存储器单元的可靠性下降。相反，在升压电压到达时间太长的情况下，改写所需的电场强度施加于存储器单元的时间少，改写变得不充分。为解决这样的问题，提出了如下技术(例如参照专利文献1)。在专利文献1中，实时监视升压电压到达时间，与预先记录在ROM的时间进行比较。而且，在升压电压到达时间较短时，进行调整以减小时钟的振幅而减小升压电路的升压能力，使升压电压到达时间不会缩短。另外，在升压电压到达时间较长时，进行调整以增大时钟的振幅而增大升压电路的升压能力，使升压电压到达时间不会变长。由此，以升压电路的驱动力对于负载容量成为适当的方式调整升压电路的驱动力，实现适当的升压电压到达时间。专利文献1：日本特开2005-117773号公报。
技术实现思路
然而，在现有技术中，需要用于监视升压电压的比较器、或用于比较升压电压到达时间的ROM或比较器、还有用于控制时钟的振幅的调节器等，电路规模增加，升压电路整体的面积增大。本专利技术为解决上述问题而做出，提供一种非易失性半导体储存装置，其特征在于，包括升压部、振荡电路、定时产生电路、控制时钟产生电路和电流负载电路，关于定时产生电路，其输入端子连接于控制时钟产生电路的输出端子，其输出端子连接于升压部的第一输入端子、振荡电路的输入端子和电流负载电路的输入端子；关于升压部，其第二输入端子连接于振荡电路的输出端子，其输出端子连接于电流负载电路的输出端子；电流负载电路根据从定时产生电路产生的定时，对升压部的输出端子提供电流负载、或者切断电流负载。根据本专利技术的升压电路，通过利用电流负载电路从升压部的输出在一定期间提供电流负载，来控制升压电路的驱动力，能够实现在适当的升压电压到达时间的升压动作。并且，通过不使用调节器等，另外利用一般的非易失性半导体储存装置所使用的控制时钟产生电路、定时产生电路，从而不使升压电路整体的电路面积增大，就能够实现在适当的升压电压到达时间的升压动作。附图说明图1是包括第一实施方式的升压电路的非易失性半导体储存装置的框图；图2是第一实施方式的升压电路的动作说明用的时序图；图3是第一实施方式的升压电路的其他例的动作说明用的时序图；图4是包括第二实施方式的升压电路的非易失性半导体储存装置的框图。附图标记说明101、102升压电路；201升压部；301振荡电路；401定时产生电路；501控制时钟产生电路；601负载电流电路；701存储器单元阵列；801命令译码电路。具体实施方式〈第一实施方式〉图1中示出包括第一实施方式的升压电路的非易失性半导体储存装置的框图。包括第一实施方式的升压电路的非易失性半导体储存装置包括升压电路101和存储器单元阵列701。升压电路101包括升压部201、振荡电路301、定时产生电路401、控制时钟产生电路501以及电流负载电路601。振荡电路301产生升压用时钟。升压部201根据所输入的升压用时钟生成升压电压，向存储器单元阵列701供给该升压电压。定时产生电路401将控制时钟产生电路501的输出时钟进行既定次数的分频，向升压部201、振荡电路301和电流负载电路601提供各电路所需的定时信号。电流负载电路601根据定时产生电路401的定时信号，通过用电流负载IL控制升压部201的输出，来控制升压电路101的驱动力。图2是第一实施方式的升压电路的动作说明用的时序图。W1是从升压电路101向存储器单元阵列701供给的存储器单元擦除、写入用升压电压波形。IL1是电流负载电路601的在各定时的电流值的波形。S10是从定时产生电路401向振荡电路301和升压部201输入的定时信号。S20是从定时产生电路401向电流负载电路601输入的定时信号。T0、T10、T20是由定时产生电路401生成的定时。接下来，使用图2的时序图，说明升压电路101的动作。定时产生电路401在定时T0使定时信号S10和定时信号S20上升。升压用振荡器301和升压部201接收定时信号S10的上升而启动，开始升压动作。电流负载电路601接收定时信号S20的上升，从升压部201的输出端子引出负载电流IL，限制升压电路101的驱动力。所以，升压电压波形W1逐渐上升以成为期望的电压。定时产生电路401在定时T10使定时信号S20下降。负载电流电路601接收定时信号S20的下降而停止，停止升压电路101的驱动力的限制。所以，升压电压波形W1上升至期望的电压。此处，从定时T10到定时T20的期间是存储器单元的擦除、写入期间。定时产生电路401在定时T20使定时信号S10下降。升压部201和振荡电路301接收定时信号S10的下降而停止，结束升压动作。升压部201的驱动力是每单位时间的供给电荷量、即电流值。所以，设升压部201的驱动力为电流值IC。另外，设升压电路101能够向存储器单元阵列供给的电流的电流值为IM。由于从定时T0到定时T10的期间电流负载电路601动作，因此电流值IM为IM＝IC-IL。因此，升压电路101的输出的上升时间常数与不控制的情况相比，为IC／(IC-IL)倍。由此，能够得到一定以上的升压电压到达时间，抑制存储器单元的可靠性下降。另外，由于从定时T10到定时T20的期间电流负载电路601停止，因此电流值IM为IM＝IC。所以，在擦除、写入期间，能够向存储器单元供给足够擦除、写入的电压。如以上说明，根据本实施方式的升压电路，由于利用负载电流电路601来控制升压电路101的驱动力，因此由于不需要新追加比较器、调节器或ROM等，也能够防止升压电路整体的电路面积的增大。图3是第一实施方式的升压电路的其他例的动作说明用的时序图。第一实施方式的升压电路也可以使升压电压如图3所示地阶段式上升。W2是从升压电路101向存储器单元阵列701供给的存储器单元擦除、写入用升压电压波形。IL2是电流负载电路601的在各定时的电流值的波形。S10是从定时产生电路401向振荡电路301和升压部201输入的定时信号。S20、S21、S22是从定时产生电路401向电流负载电路601输入的定时信号。定时T0、T01、T02、T10、T20是由定时产生电路401生成的定时。接下来，使用图3的时序图，说明升压电路101的动作。定时产生电路401在定时T0使定时信号S10和定时信号S20上升。升压用振荡器301和升压部20本文档来自技高网...

【技术保护点】
一种非易失性半导体储存装置，具有升压电路，其特征在于，所述升压电路包括升压部、振荡电路、定时产生电路、控制时钟产生电路和电流负载电路，所述定时产生电路，其输入端子连接于所述控制时钟产生电路的输出端子，其输出端子连接于所述升压部的第一输入端子、所述振荡电路的输入端子和所述电流负载电路的输入端子，所述升压部，其第二输入端子连接于所述振荡电路的输出端子，其输出端子连接于所述电流负载电路的输出端子，所述电流负载电路根据从所述定时产生电路产生的定时，对所述升压部的输出端子提供电流负载、或者切断电流负载。

【技术特征摘要】
2012.03.05 JP 2012-0481901.一种非易失性半导体储存装置，具有升压电路，其特征在于，所述升压电路包括升压部、振荡电路、定时产生电路、控制时钟产生电路和电流负载电路，所述定时产生电路，其输入端子连接于所述控制时钟产生电路的输出端子，其输出端子连接于所述升压部的第一输入端子、所述振荡电路的输入端子和所述电流负载电路的输入端子，所述升压部，其第二输入端子连接于所述振荡电路的输出端子，其输出端子连接于所述电流负载电路的输出端子，所述电流负载电路接收从所述定时产生电路产生的定时信...

【专利技术属性】
技术研发人员：山崎太郎，
申请(专利权)人：精工电子有限公司，
类型：发明
国别省市：