具有埋入式栅极的半导体器件及其形成方法技术

本发明专利技术公开具有埋入式栅极的半导体器件及其形成方法，该半导体器件包括：第一层间绝缘层，其位于半导体基板的第一区域和第二区域中；第二层间绝缘层，其位于第一区域和第二区域中的所述第一层间绝缘层上方；硬掩模，其设置在所述第二区域中的所述第一层间绝缘层和所述第二层间绝缘层之间且不延伸到所述第一区域；第一金属触点，其形成为贯穿所述第二区域中的第二层间绝缘层和硬掩模；以及第一存储节点触点，其形成为贯穿所述第一区域中的第一层间绝缘层。

【技术实现步骤摘要】

本专利技术能够应用于。然而，本专利技术不限于具有埋入式栅极的半导体器件，而是还能够应用于具有诸如平面型栅极、凹入式栅极等其它栅极结构的半导体器件。另外，本专利技术能够应用于诸如动态随机存取存储器(DRAM)、移动式闪速存储器等存储器件或者诸如用于移动式器件的应用程序、用于闪速存储器的控制器等非存储器件。
技术介绍
在用于制造半导体器·件的常规工序中，对各个区域执行不同的工序从而形成不同的器件元件。例如，在DRAM器件中，在单元区域中与在外围区域中使用不同的元件和工序。然而，可以期望减少总的工序步骤从而相应地降低制造成本。为此，可以组合不同区域所需的工序步骤以使得能够在不同区域中同时执行预定工序。例如，在DRAM存储器件中，用于在单元区域中形成存储节点触点图案的工序以及用于在外围区域中形成金属线的工序可在同一工序中执行。图1示出了具有位于半导体基板的单元区域100中的埋入式栅极106的现有DRAM器件。半导体基板包括外围区域200。基板的有源区102由器件隔离区域104限定。在有源区中形成绝缘层130。将绝缘层130图案化以形成均与基板的有源区102相连的位线触点接垫108和存储节点触点接垫 112。然后，在单元区域100中形成与位线触点接垫108相连的位线110。在外围区域200中形成外围栅极206。在单元区域100和外围区域200的上方形成具有第一厚度tl的第一层间绝缘层(ILDl) 150a。将外围区域200中的第一层间绝缘层(ILD1) 150a图案化以形成第一外围金属触点210a和第二外围金属触点210b。第一外围金属触点210a与外围栅极206相连并且具有高度hi。第二外围金属触点210b与基板的有源区102相连。第一金属线220a和第二金属线220b形成在外围区域200中第一层间绝缘层150a的上方并且分别与第一外围金属触点210a和第二外围金属触点210b相连。在单元区域100和外围区域200中的第一层间绝缘层150a的上方形成具有第二厚度t2的第二层间绝缘层(ILD2) 150b。将单元区域100中的第一层间绝缘层150a和第二层间绝缘层150b图案化以形成存储节点触点120。存储节点触点120与存储节点触点接垫112相连。存储节点触点120具有长度Kl。在现有器件中，第一外围金属线220a和第二外围金属线220b以与形成存储节点触点120的步骤独立的步骤形成。因此，使制造工序复杂。另外，第一外围金属触点210a和第二外围金属触点210b的表面与第二层间绝缘层(ILD2) 150b的表面间隔开dl,例如，以防止第一外围金属触点210a和第二外围金属触点210b与将要在后续步骤中形成的另一元件之间出现耦合电流。然而，第一外围金属触点210a和第二外围金属触点210b的表面与第二层间绝缘层(ILD2) 150b的表面之间的距离dl越长，存储节点触点120的长度Kl越长。当存储节点触点120的长度Kl增加时，即纵横比越大。也就是说，当距离hi长时，第二存储节点触点120的纵横比大，并且因此难以适当地形成用于第二存储节点触点120的触点孔。为了减小存储节点触点120的长度K1，可以考虑减小第一层间绝缘层(ILDl)150a的第一厚度tl。然而，当第一层间绝缘层(ILDl) 150a的第一厚度tl短时,第一外围金属触点210a的长度hi也变得更短。在该情况下，外围栅极206和第一外围金属线220a之间的串扰将是严重的。因此，需要在不增加存储节点触点120的长度Kl的情况下将第一外围金属触点210a形成得足够长以防止与其它导电元件发生耦合效应
技术实现思路
本专利技术提供了一种形成半导体器件的方法，包括:(a)在半导体基板的第一区域和第二区域中设置第一层间绝缘层；(b)将所述第一区域中的所述第一层间绝缘层图案化以形成第一存储节点触点；(C)将所述第二区域中的所述第一层间绝缘层图案化以形成与第二区域中的栅极相连的第一金属触点；(d)在所述第二区域中的所述第一层间绝缘层上方选择性地设置硬掩模图案；(e) (i)在所述第一区域中的所述第一层间绝缘层上方，以及(ii)在所述第二区域中的所述硬掩模图案上方，设置第二层间绝缘层；(f)将所述第二区域中的所述第二层间绝缘层和所述硬掩模图案图案化以形成与所述第一金属触点相连的第二金属触点；以及(g)将所述第一区域中的所述第二绝缘层图案化以形成与所述第一存储节点触点相连的第二存储节点触点。同时执行步骤(f)和(g)。所述第二金属触点的顶面处于与所述第二存储节点触点的顶面基本相同的水平处，并且所述第二金属触点的顶面处于与第二层间绝缘层的顶面基本相同的水平处。在如下条件下执行步骤(f)和(g):所述硬掩模图案的蚀刻速率低于所述第二层间绝缘层的蚀刻速率。所述硬掩模包括等离子体增强氮化物。所述方法还可以包括在所述第一区域中形成第一栅极的步骤。所述第一栅极为埋入式栅极、凹入式栅极和平面型栅极中的任一种。半导体器件为动态随机存取存储器(DRAM),并且第一区域为单元区域且第二区域为外围区域。所述第二存储节点触点向下延伸至低于水平L3的水平L4，所述第二金属触点延伸至所述水平L3。在所述第二区域中的所述第一金属触点的上表面和所述第一区域中的所述第一存储节点触点的上表面之间存在阶梯差。所述方法还可以包括如下步骤:(i)在所述第二区域中的所述第一层间绝缘层和所述硬掩模之间，以及(ii)在所述第一区域中的所述第一层间绝缘层和所述第二层间绝缘层之间，形成层间绝缘接垫。分别执行步骤(b )和(g)。半导体器件可以为动态随机存取存储器(DRAM)、电阻式随机存取存储器(ReRAM)、铁电随机存取存储器(FeRAM)、相变RAM (PRAM)、磁阻式RAM (MRAM)、自旋转移力矩磁阻式RAM (STT-RAM)、零电容RAM (ZRAM)和它们的组合中的任一种。本专利技术提供了一种形成半导体器件的方法，包括:(a)在半导体基板的第一区域和第二区域中设置第一层间绝缘层；(b)在所述第二区域中的所述第一层间绝缘层上方选择性地设置硬掩模图案；(C) (i)在所述第一区域中的所述第一层间绝缘层上方，以及(ii)在所述第二区域中的所述硬掩模上方，设置第二层间绝缘层；(d)将所述第二区域中的所述第二层间绝缘层和所述硬掩模图案化以形成第一金属触点；以及(e)将所述第一区域中的所述第二绝缘层图案化以形成第一存储节点触点。同时执行步骤(d)和(e)。所述第一金属触点的顶面处于与所述第一存储节点触点的顶面基本相同的水平处。所述方法还可以包括(i )在所述第二区域中的所述硬掩模下方，以及(ii )在所述第一区域中的所述第二层间绝缘层下方，形成层间绝缘接垫。所述第一金属触点与下方的第二金属触点相连，并且所述第一存储节点触点与下方的第二存储节点触点相连。本专利技术提供了一种形成半导体器件的方法，包括:(a)在单元区域中的基板上方设置埋入式单元栅极；(b)在所述单元区域中形成具有第一触点孔和第二触点孔的绝缘图案；(C)用导电材料填充所述第一触点孔和所述第二触点孔以分别形成位线接垫和存储节点接垫；(d)在外围区域中·的所述基板上方形成第一导电层；(e)在所述单元区域中的所述绝缘图案上方和所述外围区域中的所述第一导电层上方形成第二本文档来自技高网...

【技术保护点】
一种形成半导体器件的方法，包括：（a）在半导体基板的第一区域和第二区域中设置第一层间绝缘层；（b）将所述第一区域中的所述第一层间绝缘层图案化以形成第一存储节点触点；（c）将所述第二区域中的所述第一层间绝缘层图案化以形成与第二区域中的栅极相连的第一金属触点；（d）在所述第二区域中的所述第一层间绝缘层上方选择性地设置硬掩模图案；（e）（i）在所述第一区域中的所述第一层间绝缘层上方，以及（ii）在所述第二区域中的所述硬掩模图案上方，设置第二层间绝缘层；（f）将所述第二区域中的所述第二层间绝缘层和所述硬掩模图案图案化以形成与所述第一金属触点相连的第二金属触点；以及（g）将所述第一区域中的所述第二绝缘层图案化以形成与所述第一存储节点触点相连的第二存储节点触点。

【技术特征摘要】
2012.01.30 KR 10-2012-00091961.一种形成半导体器件的方法，包括: Ca)在半导体基板的第一区域和第二区域中设置第一层间绝缘层； (b)将所述第一区域中的所述第一层间绝缘层图案化以形成第一存储节点触点； (c)将所述第二区域中的所述第一层间绝缘层图案化以形成与第二区域中的栅极相连的第一金属触点； Cd)在所述第二区域中的所述第一层间绝缘层上方选择性地设置硬掩模图案； (e)(i)在所述第一区域中的所述第一层间绝缘层上方，以及(ii)在所述第二区域中的所述硬掩模图案上方，设置第二层间绝缘层； (f)将所述第二区域中的所述第二层间绝缘层和所述硬掩模图案图案化以形成与所述第一金属触点相连的第二金属触点；以及 (g)将所述第一区域中的所述第二绝缘层图案化以形成与所述第一存储节点触点相连的第二存储节点触点。2.根据权利要求1所述的方法， 其中，同时执行步骤(f)和(g)。3.根据权利要求1所述的方法， 其中，所述第二金属触点的顶面处于与所述第二存储节点触点的顶面基本相同的水平处；并且 所述第二金属触点的顶面处于与所述第二层间绝缘层的顶面基本相同的水平处。4.根据权利要求1所述的方法， 其中，在如下条件下执行步骤(f)和(g):所述硬掩模图案的蚀刻速率低于所述第二层间绝缘层的蚀刻速率。5.根据权利要求1所述的方法， 其中，所述硬掩模包括等离子体增强氮化物。6.根据权利要求1所述的方法，所述方法还包括: 在所述第一区域中形成第一栅极， 其中，所述第一栅极为埋入式栅极、凹入式栅极和平面型栅极中的任一种。7.根据权利要求1所述的方法， 其中，所述半导体器件为动态随机存取存储器，并且 所述第一区域为单元区域并且所述第二区域为外围区域。8.根据权利要求1所述的方法， 其中，所述第二存储节点触点向下延伸至低于水平L3的水平L4，所述第二金属触点延伸至所述水平L3。9.根据权利要求1所述的方法， 其中，在所述第二区域中的所述第一金属触点的上表面和所述第一区域中的所述第一存储节点触点的上表面之间存在阶梯差。10.根据权利要求1所述的方法，所述方法还包括: (i)在所述第二区域中的所述第一层间绝缘层和所述硬掩模之间，以及(i i)在所述第一区域中的所述第一层间绝缘层和所述第二层间绝缘层之间，形成层间绝缘接垫。11.根据权利要求1所述的方法，其中，所述半导体器件为动态随机存取存储器、电阻式随机存取存储器、铁电随机存取存储器、相变随机存取存储器、磁阻式随机存取存储器、自旋转移力矩磁阻式随机存取存储器、零电容随机存取存储器和它们的组合中的任一种。12.根据权利要求1所述的方法， 其中，分别执行步骤(b)和(g)。13.一种形成半导体器件的方法，包括: Ca)在半导体基板的第一区域和第二区域中设置第一层间绝缘层； (b)在所述第二区域中的所述第一层间绝缘层上方选择性地设置硬掩模图案； (c)(i)在所述第一区域中的所述第一层间绝缘层上方，以及(ii)在所述第二区域中的所述硬掩模上方，设置第二层间绝缘层； (d)将所述第二区域中的所述第二层间绝缘层和所述硬掩模图案化以形成第一金属触点；以及 (e)将所述第一区域中的所述第二绝缘层图案化以形成第一存储节点触点。14.根据权利要求13所述的方法， 其中，同时执行步骤(d)和(e)。15.根据权利要求13所 述的方法， 其中，所述第一金属触点的顶面处于与所述第一存储节点触点的顶面基本相同的水平处。16.根据权利要求13所述的方法，所述方法还包括: (i)在所述第二区域中的所述硬掩模下方，以及(ii)在所述第一区域中的所述第二层间绝缘层下方，形成层间绝缘接垫。17.根据权利要求13所述的方法， 其中，所述第一金属触点与下方的第二金属触点相连，并且 所述第一存储节点触点与下方的第二存储节点触点相连。18.一种半导体器件，包括: 第一层间绝缘层，其位于半导体基板的第一区域和第二区域中； 第二层间绝缘层(550b)，其位于所述第一区域和所述第二区域中的所述第一层间绝缘层上方； 硬掩模，其设置在所述第二区域中的所述第一层间绝缘层和所述第二层间绝缘层之间且不延伸到所述第一区域； 第一金属触点，其形成为贯穿所述第二区域中的所述第二层间绝缘层和所述硬掩模；以及 第一存储节点触点，其形成为贯穿所述第一区域中的所述第一层间绝缘层。19.根据权利要求18所述的半导体器件， 其中，所述第一金属触点的顶面处于与所述第一存储节点触点的顶面基本相同的水平处，并且 所述第一金属触点的顶面处于与所述第二层间绝缘层的顶面基本相同的水平处。20.根据权利要求18所述的半导体器件， 其中，所述第一金属触点的底部处于比所述第一存储节点触点的底部高的水平处。21.根据权利要求18所述的半导体器件，所述半导体器件还包括: 层间绝缘接垫，其形成在(i)所述第二区域中的所述第一层间绝缘层和所述硬掩模之间以及(ii)所述第一区域中的所述第一层间绝缘层和所述第二层间绝缘层之间。22.根据权利要求21所述的半导体器件，所述半导体器件还包括: 第二金属触点，其形成为贯穿所述第二区域中的所述第一层间绝缘层并且与所述第一金属触点相连；以及 第二存储节点触点，其形成为贯穿所述第一区域中的所述第一层间绝缘层并且与所述第一存储节点触点相连。23.根据权利要求22所述的半导体器件， 其中，所述第二金属触点与所述第二区域中的栅极相连。24.根据权利要求23所述的半导体器件， 其中，所述第二区域中的栅极为平面型的外...

【专利技术属性】
技术研发人员：金宰永，金洗镇，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：