IO ESD器件及其形成方法技术

一种方法包括形成ESD二极管，包括实施外延生长以形成包含硅并且基本上不包含锗的外延区域。利用p型杂质掺杂该外延区域以形成p型区域，其中，该p型区域形成ESD二极管的阳极。本发明专利技术提供了IO?ESD器件及其形成方法。

【技术实现步骤摘要】

本专利技术涉及半导体制造，具体而言，涉及输入/输出(IO)静电放电(ESD)器件及其形成方法。
技术介绍
在输入/输出(IO)电路中，需要占据大芯片面积的大二极管来进行静电放电(ESD)保护。对ESD 二极管而言，释放ESD电流的能力部分地取决于二极管的尺寸。因此，二极管被设计成尽可能大。另外，根据设计规则的需要，二极管的阳极和阴极的尺寸影响着位于相应的阳极和阴极正上方的金属线的宽度。因此，为了使位于二极管正上方的金属线获得良好的电迁移性能，ESD 二极管被设计成具有大的阳极拾取区域(pickup region)和/或大的阴极拾取区域，而不将其设计成包括多个窄阳极拾取区域和/或窄阴极拾取区域。当形成ESD 二极管的工艺与形成鳍式场效应晶体管(FinFET)的工艺结合起来时，可以通过从半导体鳍片外延生长拾取区域来形成大的阳极拾取区域和/或大的阴极拾取区域，并且将从相邻的鳍片生长的外延区域合并以形成大的拾取区域。然而，可以发现，大的外延区域中的一些可以具有比同时形成的小的外延区域小得多的厚度。结果，在ESD 二极管中产生明显的泄漏电流。
技术实现思路
一方面，本专利技术提供了一种方法，包括:形成静电放电(ESD) 二极管，所述形成包括:实施外延生长以形成包含硅并且基本上不包含锗的外延区域；以及利用P型杂质掺杂所述外延区域，从而形成P型区域，其中，所述P型区域形成所述ESD 二极管的阳极。所述的方法进一步包括:形成第一半导体鳍片；以及蚀刻所述第一半导体鳍片的一部分以形成第一凹槽，其中，从所述第一凹槽生长所述外延区域。所述的方法进一步包括:形成与所述第一半导体鳍片邻近并且平行的第二半导体鳍片；以及蚀刻所述第二半导体鳍片的一部分以形成第二凹槽，其中，将从所述第一凹槽和所述第二凹槽生长的半导体材料合并以形成所述外延区域。在所述的方法中，同时实施蚀刻所述第一半导体鳍片的所述一部分的步骤和蚀刻所述第二半导体鳍片的所述一部分的步骤。所述的方法进一步包括:形成另一半导体鳍片；蚀刻所述另一半导体鳍片的一部分以形成另一凹槽；在所述另一凹槽中实施另一外延生长以形成包含硅并且基本上不包含锗的另一外延区域，其中，同时实施所述外延生长和所述另一外延生长；以及利用η型杂质掺杂所述另一外延区域，从而形成η型区域。在所述的方法中，所述η型区域形成η型晶体管的源极/漏极区域。在所述的方法中，所述外延区域位于η-阱区域上方并且与所述η-阱区域相接触，并且其中，所述η-阱区域形成所述ESD 二极管的阴极区域。另一方面，本专利技术还提供了一种方法，包括:形成彼此平行的多个第一半导体鳍片；形成彼此平行的多个第一栅电极，其中，所述多个第一栅电极的纵长方向垂直于所述多个第一半导体鳍片的纵长方向，并且其中，所述多个第一栅电极位于部分所述多个第一半导体鳍片的顶面和侧壁上；形成第二半导体鳍片；在部分所述第二半导体鳍片的顶面和侧壁上形成第二栅电极；蚀刻所述多个第一半导体鳍片的未被所述多个第一栅电极覆盖的部分，从而形成第一凹槽；蚀刻所述第二半导体鳍片的未被所述第二栅电极覆盖的部分，从而形成第二凹槽；实施外延生长以同时生长第一外延区域和第二外延区域，其中，从所述第一凹槽生长所述第一外延区域，其中，将所述第一外延区域合并以形成大的外延区域，并且其中，在所述第二凹槽中生长所述第二外延区域；利用P型杂质掺杂所述大的外延区域，从而形成P型区域，其中，所述P型区域形成静电放电(ESD)二极管的阳极；以及利用η形杂质掺杂所述第二外延区域，从而形成η型器件的源极和漏极区域。在所述的方法中，同时实施蚀刻所述多个第一半导体鳍片的所述部分的步骤和蚀刻所述第二半导体鳍片的所述部分的步骤。在所述的方法中，所述η型器件是η型鳍式场效应晶体管(FinFET)。在所述的方法中，所述第一凹槽和所述第二凹槽的底面低于所述多个第一半导体鳍片的底面和所述第二半导体鳍片的底面。在所述的方法中，所述第一外延区域和所述第二外延区域包含硅并且基本上不包含锗。所述的方法进一步包括:形成第三半导体鳍片；在部分所述第三半导体鳍片的顶面和侧壁上形成第三栅电极；蚀刻所述第三半导体鳍片的未被所述第三栅电极覆盖的部分，从而形成第三凹槽；实施另一外延生长以生长第三外延区域，其中，在分开的工艺步骤中生长所述第一外延区域和所述第三外延区域，并且其中，所述第三外延区域包含硅锗；以及利用P型杂质掺杂所述第三外延区域，从而形成P型器件的源极和漏极区域。又一方面，本专利技术提供了一种器件，包括:半导体衬底；n_阱区域，位于所述半导体衬底中；以及P型半导体区域，位于所述η-阱区域上方，其中，所述P型半导体区域和所述η-阱区域形成静电放电(ESD) 二极管的ρ-η结，并且其中，所述P型半导体区域基本上不包含锗。所述的器件进一步包括:多个STI区域，彼此平行并且延伸到所述η-阱区域中，其中，所述P型半导体区域包括位于所述多个STI区域正上方的第一部分和延伸到所述多个STI区域之间的多个间隔内的第二部分；多个半导体鳍片，位于所述η-阱区域上方；以及多个栅电极，位于所述多个半导体鳍片上方，其中，所述P型半导体区域位于所述多个栅电极中的两个之间。在所述的器件中，所述P型半导体区域和所述η-阱区域之间的界面低于所述多个STI区域的顶面。在所述的器件中，所述ESD 二极管位于芯片的输入/输出(10)区域中。所述的器件进一步包括:位于所述η-阱区域上方并且与所述η-阱区域接触的η型拾取区域，其中，所述P型半导体区域、所述η-阱区域以及所述η型拾取区域形成了所述ESD 二极管的阳极、阴极以及阴极拾取区域。在所述的器件中，所述P型半导体区域和所述η型拾取区域分别与VSS节点和VDD节点相连接。所述的器件进一步包括:p型FinFET，所述p型FinFET位于所述半导体衬底上方并且包括源极和漏极应力件，其中，所述源极和漏极应力件包含硅锗。附图说明为了更全面地理解实施例及其优势，现将结合附图所进行的描述作为参考，其中:图1A至图6是根据各个实施例制造静电放电(ESD) 二极管和η型器件的中间阶段的俯视图和截面图；以及图7Α至图9是根据实施例制造P型器件的中间阶段的俯视图和截面图。具体实施例方式下面，详细论述本专利技术各实施例的制造和使用。然而，应该理解，本专利技术提供了许多可以在各种具体环境中实现的可应用的概念。所论述的具体实施例仅仅是说明性的，而不用于限制本专利技术的范围。根据各个实施例提供了静电放电(ESD) 二极管及其形成方法。示出了形成ESD 二极管的中间阶段。论述了实施例的变化和操作。在所有各个视图和说明性实施例中，类似的参考标号用于指示类似的元件。图1A示出了用于形成ESD 二极管的结构的俯视图。芯片10(其是晶圆的一部分，并且因此在下文中被称作晶圆/芯片10)包括器件区域100和200。器件区域100是ESD器件区域，该区域也可以是用于形成IO器件的输入/输出(IO)区域。器件区域200是在其中将形成η型器件的η型器件区域。该η型器件可以是η型磁芯晶体管(诸如，FinFET)、η型IO晶体管、静态随机存取存储器(SRAM)器件、η型IO ESD器件、或其组合。图5所示的器件250代表形成在器件区域200中的η型器件。在器件区域100中形成有多个半导体鳍片(其可以是硅本文档来自技高网...

【技术保护点】
一种方法，包括：形成静电放电（ESD）二极管，包括：实施外延生长以形成包含硅并且基本上不包含锗的外延区域；以及利用p型杂质掺杂所述外延区域，从而形成p型区域，其中，所述p型区域形成所述ESD二极管的阳极。

【技术特征摘要】
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【专利技术属性】
技术研发人员：李东颖，郭文晖，张志豪，张守仁，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：