不对称异质结构FET及制造方法技术

本发明专利技术提供了一种不对称异质结构FET及制造方法。该结构包括半导体衬底（10）和在半导体衬底（10）上外延生长的半导体层（15）。外延生长的半导体层（15）包含合金，具有在沟道区域中限制反型载流子的带结构和厚度以及位于掺杂边缘处的更厚部分，所述更厚部分更深地延伸到半导体结构中，以避免在掺杂边缘处限制反型载流子。

【技术实现步骤摘要】
【国外来华专利技术】不对称异质结构FET及制造方法
本专利技术涉及半导体结构和制造方法，更具体而言，涉及不对称异质结构FET和制造方法。
技术介绍
对于金属氧化物半导体场效应晶体管（MOSFET）的性能改善已经有重要的调查研究。但是，一个主要的挑战是MOSFET的缩放（scaling）以提升驱动电流而没有短沟道性能和关断状态泄漏电流的劣化。为了改善性能，薄限制半导体沟道区域（例如SiGe）已吸引了注意，这是由于其在减小的带隙层中的空穴限制（holeconfinement），该空穴限制转而导致PMOSFET短沟道效应的改善。但是，SiGe层中的较小带隙也会限制pFET的夹断区的载流子，当在饱和状态下工作时，这会导致降低的驱动电流。更具体而言，当SiGe沟道层厚度随着晶体管栅极长度的减小而减小时，为了既提高运行速度也增加每芯片的组件数量，由于对FET的漏极附近的夹断中的载流子的增加的限制，饱和驱动电流的劣化也增加，由此限制了在栅极长度缩放的情况下的性能改善。因此，在不牺牲驱动电流的情况下抑制短沟道是在亚100nm（sub-100nm）器件中的主要挑战。
技术实现思路
在本专利技术的第一方面，一种结构包括半导体衬底以及在所述半导体衬底上外延生长的半导体层。所述外延生长的半导体层包含合金，并具有在沟道区域中限制反型载流子（inversioncarrier）的带结构和厚度以及位于掺杂边缘处的更厚部分，所述更厚部分更深地延伸到所述半导体结构中，以避免在所述掺杂边缘处限制所述反型载流子。在本专利技术的另一方面，一种结构包括沟道，所述沟道形成在硅衬底之上且在栅极结构下方，使源极区域与漏极区域分离。所述结构还包括异质硅层，所述异质硅层形成在所述沟道中且延伸到所述源极区域和所述漏极区域中。所述异质硅层具有在所述沟道中的第一厚度和在所述漏极区域的边缘处并延伸到所述漏极区域中的第二厚度。所述第二厚度大于所述第一厚度。在本专利技术的又一方面，一种方法包括在半导体衬底上以及在栅极结构下方、一侧上蚀刻出的沟槽内生长外延生长的半导体层。所述外延生长的半导体层包含合金，具有在所述栅极结构下方的沟道区域中限制反型载流子的带结构，并在掺杂区域的边缘处生长到所述半导体衬底中的更深部分，以避免在所述掺杂边缘处限制所述反型载流子。在本专利技术的另一方面，提供了一种用于设计、制造或测试集成电路的在机器可读存储介质中有形地体现的设计结构。所述设计结构包括本专利技术的结构。在另外的实施例中，在机器可读数据存储介质上编码的硬件描述语言（HDL）设计结构包括这样的要素：当在计算机辅助设计系统中被处理时，所述要素生成FET的机器可执行表示，该表示包括本专利技术的结构。在另外的实施例中，提供了计算机辅助设计系统中用于生成FET的功能设计模型的方法。该方法包括生成FET的结构要素的功能表示。附图说明通过本专利技术的示例性实施例的非限制性实例，参考给出的多个附图，在下面的详细说明中描述本专利技术。图1是根据本专利技术的方面的起始结构；图2-6示出了根据本专利技术的方面的处理步骤以及使用所述处理步骤形成的相应结构；以及图7是示出了在半导体设计、制造和/或测试中使用的设计过程的流程图。具体实施方式本专利技术涉及半导体结构和制造方法，更具体而言，涉及不对称异质结构场效应晶体管（FET）和制造方法。在实施例中，所述FET包括限制半导体材料的薄沟道，其中所述半导体材料的一部分在漏极边缘处延伸到深处以避免漏极处的限制，同时保持在沟道其余部分中的限制。更具体而言，由于沟道反型层（inversionlayer）限制，薄异质结构沟道材料导致优异的短沟道效应抑制，该薄异质结构沟道材料例如为（用于pFET的）硅上SiGe。但是，相同的限制特性还导致了降低的饱和漏极电流。为了解决降低的饱和漏极电流的问题，本专利技术包括具有限制半导体的薄沟道的FET结构，其中所述半导体的一部分在漏极边缘处延伸到深处以避免漏极处的限制，同时保持在沟道其余部分中的限制。在实施例中，FET是异质结FET。该异质结FET包括包含第一半导体材料的半导体层以及包含第二半导体材料的沟道。沟道被设置在半导体层之上且在栅极结构之下。源极被至少部分地包含在第二半导体层中。漏极也被至少地部分包含在第二半导体层中；但第二半导体层在器件的漏极侧比在源极侧更厚。即，第二半导体层的在漏极附近和漏极内的厚度比其在沟道其余部分（例如在源极和漏极之间）中的厚度更厚。漏极边缘处的该较深部分避免了在漏极处的限制，而保持在沟道其余部分中的限制。替代地，可以将该较深的部分设置在源极及其边缘中。图1示出了根据本专利技术的方面的起始结构。结构5包括晶片10，例如体硅或绝缘体上硅（SOI）。在晶片10上生长外延的异质结构半导体层15。在实施例中，异质结构半导体层15可以是例如异质硅材料，其限制FET的沟道区域中的反型载流子。例如，在pFET结构中，异质硅材料可以是例如SiGe合金，更确切地，Si1-xGex，其中，Ge的摩尔分数x的范围可以为约0.05到0.4。在nFET结构中，异质硅材料可以是例如SiC合金，更确切地，Si1-xCx合金，其中，C的摩尔分数x的范围可以为约0.001到0.03。异质结构半导体层15可以具有约2nm到约10nm的厚度。图2示出了根据本专利技术的方面的附加处理步骤。更具体而言，图2示出了在异质结构半导体层15上形成的栅极电介质层20。在实施例中，栅极电介质层20是高k电介质叠层，其被沉积在异质结构半导体层15上。在实施例中，沉积工艺可以是例如化学气相沉积（CVD）、等离子体增强CVD（PECVD）、原子层沉积（ALD）或其他已知的沉积工艺。在实施例中，栅极电介质层20可以是例如氧氮化硅和铪基材料（例如硅酸铪或氧化铪）的叠层。在实施例中，栅极电介质材料层20的厚度可以为约到约在更具体的实施例中，氧氮化硅可以为约到约且铪基材料可以为约到仍然参考图2，可以在栅极电介质层20上形成栅电极25。在实施例中，可以使用诸如CVD、PECVD、ALD等的常规沉积工艺将栅电极25沉积在栅极电介质层20上。在实施例中，栅电极25可以是例如TiN或TaN的第一层以及掺杂的多晶（poly）或者Al、Ti或Ta或其他栅电极金属的合金的第二层的叠层。在实施例中，TiN或TaN的第一层的厚度可以为约到掺杂的多晶等的第二层可以具有约到的厚度。在图3中，可以使用常规的光刻和蚀刻工艺对栅电极25和栅极电介质层20进行构图。例如，可以将抗蚀剂形成在栅电极25之上并对其进行曝光以形成图形（开口）。然后可使用蚀刻工艺去除栅电极25和栅极电介质层20的部分。蚀刻工艺可以是例如反应离子蚀刻（RIE）。蚀刻工艺可以去除抗蚀剂，或者替代地或附加地，可以通过常规的剥离化学工艺（例如HCL）来去除抗蚀剂。仍然参考图3，在构图后的结构的侧面上形成间隔物30，以形成栅极结构35。间隔物30可以是例如通过常规的沉积和各向异性蚀刻工艺形成的氮化物或氧化物。图4示出了根据本专利技术的方面的附加处理步骤和相应结构。特别地，图4示出了在栅极结构35的沟道区域35a中形成底切（undercut）45并在漏极区域中形成凹槽45a（一般称为沟槽）。为了形成底切45和凹槽45a，抗蚀剂40被形成在结构之上并在常规光刻工艺中被构图。然后执行蚀刻工艺来形成底切45和凹槽45本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.11.04 US 12/939,4621.一种半导体结构，包括：半导体衬底；以及在所述半导体衬底上外延生长的半导体层，所述外延生长的半导体层包含合金，具有在第一沟道区域中限制反型载流子的带结构和厚度以及在第二沟道区域中位于掺杂区域的边缘处的更厚部分，所述更厚部分更深地延伸到所述半导体衬底中，以避免在所述掺杂区域的边缘处限制所述反型载流子。2.如权利要求1所述的半导体结构，其中，所述外延生长的半导体层包含SiGe合金。3.如权利要求1所述的半导体结构，其中，所述外延生长的半导体层包含SiC合金。4.如权利要求1所述的半导体结构，其中，限制所述反型载流子的所述外延生长的半导体层的厚度在2nm到10nm之间。5.如权利要求1所述的半导体结构，其中，所述外延生长的半导体层的所述更厚部分被形成在所述第二沟道区域中的底切中、漏极边缘处且在所述漏极中形成的凹槽中。6.如权利要求5所述的半导体结构，其中，在所述底切中形成的所述外延生长的半导体层的长度为沟道长度的20％。7.如权利要求6所述的半导体结构，其中，在所述底切中形成的所述外延生长的半导体层具有到的长度。8.如权利要求6所述的半导体结构，其中，所述外延生长的半导体层的所述更厚部分具有到的厚度。9.如权利要求8所述的半导体结构，其中，所述外延生长的半导体层的所述更厚部分具有的厚度。10.如权利要求1所述的半导体结构，还包括栅极结构，所述栅极结构位于所述外延生长的半导体层上、所述沟道区域之上且在源极与漏极之间。11.如权利要求1所述的半导体结构，其中，所述外延生长的半导体层被形成在所述第二沟道区域中的底切中且在源极中形成的凹槽中，所述掺杂区域的边缘是所述源极的边缘。12.一种半导体结构，包括：沟道，其形成在硅衬底之上且在栅极结构下方，使源极区域与漏极区域分离；以及异质硅层，其形成在所述沟道中且延伸到所述源极区域和所述漏极区域中，所述异质硅层具有在所述沟道的第一沟道区域中的第一厚度和在所述沟道的第二沟道区域中位于所述漏极区域的边缘处并延伸到所述漏极区域中的第二厚度，所述第二厚度大于所述第一厚度。13.如权利要求12所述的半导体结构，其中，所述第一厚度被设置在所述源极区域中并延伸到所述沟道区域中。14.如权利要求12所述的半导体结...

【专利技术属性】
技术研发人员：B·A·安德森，J·B·约翰逊，E·J·诺瓦克，R·R·鲁宾逊，
申请(专利权)人：国际商业机器公司，
类型：
国别省市：