具有电熔丝的集成电路及其形成方法技术

一种形成具有电熔丝的集成电路的方法包括在衬底的上方形成至少一个晶体管。形成至少一个晶体管包括在衬底的上方形成栅极电介质结构。功函金属层形成在栅极电介质结构的上方。导电层形成在功函金属层的上方。源极/漏极(S/D)区域被形成为与栅极电介质结构的每个侧壁相邻。至少一个电熔丝形成在衬底的上方。形成至少一个电熔丝包括在衬底的上方形成第一半导体层。第一硅化物层形成在第一半导体层上。

【技术实现步骤摘要】

本公开总体上涉及半导体器件，更具体地，涉及。
技术介绍
已经在半导体工业中提供并使用各种一次性可编程(OTP)器件。例如，OTP器件可以为掩模只读存储器(掩模ROM)、电可编程ROM (EPROM)等。电熔丝OTP器件使用连接至编程晶体管的熔丝元件。通过在具有多种潜在应用的集成电路内选择性地吹制熔丝，可以经济地制造普通的集成电路设计并适用于各种消费者应用。电熔丝结合到集成电路的设计中，并且例如通过流过足够量的电流来引起熔化或凝聚来选择性地吹制电熔丝，从而制作出更加有抵抗力的路径或开路。选择性地吹制熔丝的工艺被称为“编程”。
技术实现思路
为解决上述问题，本专利技术提供了一种形成集成电路的方法，该方法包括:在衬底的上方形成至少一个晶体管，其中，形成至少一个晶体管包括:在衬底的上方形成栅极电介质结构；在栅极电介质结构的上方形成功函金属层；在功函金属层的上方形成导电层；以及形成与栅极电介质结构的每个侧壁相邻设置的源极/漏极(S/D)区域；以及在衬底的上方形成至少一个电熔丝，其中，形成至少一个电熔丝包括:在衬底的上方形成第一半导体层；以及在第一半导体层上形成第一娃化物层。其中，形成至少一个晶体管进一步包括:在栅极电介质结构和功函金属层之间形成扩散势垒，其中，在形成第一硅化物层之前形成扩散势垒，以及在形成第一硅化物层之后形成功函金属层。其中，形成功函金属层和形成导电层包括:在形成硅化物层之前，在扩散势垒的上方形成第二半导体层；在第二半导体层上形成第二硅化物层；形成覆盖第一硅化物层并露出第二硅化物层的盖体层；去除第二硅化物层和第二半导体层，以形成由去除的第二硅化物层和第二半导体层所留下的第一开口 ；以及在第一开口中顺序地形成功函金属层和导电层。其中，在衬底的上方形成第一半导体层以及在扩散势垒的上方形成第二半导体层包括:在衬底的上方形成扩散势垒材料；去除扩散势垒材料的一部分，以在剩余的扩散势垒材料中形成第二开口 ；在剩余的扩散势垒材料上形成半导体材料；以及去除半导体材料和剩余的扩散势垒材料的部分，使得第一半导体层形成在衬底的上方，以及第二半导体层形成在扩散势垒的上方。其中，形成至少一个晶体管进一步包括:在栅极电介质结构和功函金属层之间形成扩散势垒，其中，在形成第一硅化物层之后形成扩散势垒。其中，在功函金属层的周围形成扩散势垒。其中，形成扩散势垒、形成功函金属层以及形成导电层包括:在形成硅化物层之前，在栅极电介质结构的上方形成第二半导体层；在第二半导体层上形成第二硅化物层；形成覆盖第一硅化物层并露出第二硅化物层的盖体层；去除第二硅化物层和第二半导体层以形成去除的第二硅化物层和第二半导体层所留下的第一开口 ；以及在第一开口中顺序地形成扩散势垒、功函金属层和导电层。其中，形成至少一个晶体管进一步包括:在栅极电介质结构和功函金属层之间形成扩散势垒，其中，在形成第一硅化物层之前形成扩散势垒和功函金属层。该方法进一步包括:在导电层上形成第二半导体材料。其中，在衬底的上方形成第一半导体层和在导电层上形成第二半导体材料包括:在衬底的上方形成栅极电介质结构；在栅极电介质结构的上方形成扩散势垒材料；在扩散势垒材料的上方形成功函金属材料；在功函金属材料的上方形成导电材料；去除扩散势垒材料、功函金属材料和导电材料的部分，以在剩余的扩散势垒材料、剩余的功函金属材料和剩余的导电材料中形成开口 ；在剩余的导电材料上形成半导体材料并填充到开口中；以及去除半导体材料、剩余的扩散势垒材料、剩余的功函金属材料和剩余的导电材料的部分，使得第一半导体层形成在衬底的上方，以及第二半导体层形成在导电层上。此外，本专利技术还提供了一种形成集成电路的方法，该方法包括:在衬底上方的晶体管区域中形成第一半导体层以及在衬底上方的熔丝区域中形成第二半导体层；在第一半导体层上形成第一娃化物层以及在第二半导体层上形成第二娃化物层；在第一半导体层和第二半导体层的周围形成介电层，露出第一硅化物层和第二硅化物层；形成覆盖第二硅化物层并露出第一娃化物层的盖体层；去除第一娃化物层和第一半导体层，以形成由去除的第一硅化物层和去除的第一半导体层所留下的第一开口 ；以及在第一开口中顺序形成功函金属层和导电层。该方法进一步包括:在衬底和功函金属层之间形成扩散势垒，其中，在形成第一硅化物层之前形成扩散势垒，以及在形成第一硅化物层之后形成功函金属层。其中，在衬底的上方形成第一半导体层以及在扩散势垒的上方形成第二半导体层包括:在衬底的上方形成扩散势垒材料；去除扩散势垒材料的一部分，以在剩余的扩散势垒材料中形成第二开口 ；在剩余的扩散势垒材料上形成半导体材料；以及去除半导体材料和剩余的扩散势垒材料的部分，使得第一半导体层形成在衬底的上方，以及第二半导体层形成在扩散势垒的上方。该方法进一步包括:在衬底和功函金属层之间形成扩散势垒，其中，在形成第一硅化物层之后形成扩散势垒。其中，在功函金属层的周围形成扩散势垒。此外，本专利技术提供了一种集成电路，包括:至少一个晶体管和至少一个电熔丝，设置在衬底的上方，其中，至少一个晶体管包括:栅极电介质结构，设置在衬底的上方；功函金属层，设置在栅极电介质结构的上方；导电层，设置在功函金属层的上方；以及源极/漏极(S/D)区域，与栅极电介质结构的每个侧壁相邻设置；以及其中，至少一个电熔丝包括:第一半导体层，位于衬底的上方；以及第一硅化物层，位于第一半导体层上。该集成电路进一步包括:扩散势垒，设置在栅极电介质结构和功函金属层之间。其中，在功函金属层的周围连续地延伸扩散势垒。其中，导电层的顶面基本上与第一硅化物层的顶面平齐。该集成电路进一步包括:第二半导体层，设置在导电层的上方；以及第二硅化物层，设置在第二半导体层的上方，其中，第二硅化物层的顶面基本上与第一硅化物层的顶面平齐。附图说明当阅读附图时，根据以下详细描述更好地理解本公开的一个或多个方面。应该强调的是，根据工业的标准实践，各种部件没有按比例绘制。实际上，为了讨论的清楚，可以任意增加或减小各种部件的尺寸。图1A是形成集成电路的示例性方法的流程图。图1B是示例性集成电路的示意性顶视图。图2A至图2M是在各种后栅极(gate last)高介电常数(高K)金属栅极制造阶段期间的集成电路的示意性截面图。图3A至图3H是其他后栅极高K金属栅极制造阶段期间的集成电路的示意性截面图。图4A至图4G是各种先栅极(gate first)高K金属栅极制造阶段期间的集成电路的示意性截面图。具体实施例方式在集成电路演进的过程中，功能密度(即，每芯片面积互连器件的数量)通常增加，同时几何大小(即，可使用制造工艺制作的最小部件(或线))减小。这种缩小工艺通常通过增加生产效率和降低相关成本来提供优点。这种缩小还产生相对较大的功率耗散值,其可以通过使用诸如互补金属氧化物半导体(CMOS)器件的低功率耗散器件来解决。在缩小趋势期间，针对CMOS器件的栅电极和栅极电介质实施各种材料。例如，高介电常数栅极电介质常数和金属栅极(HK/MG)被用于增强CMOS器件的电性能。 在后栅极HK/MG工艺期间，通过金属材料替换CMOS器件和电熔丝的虚拟多晶硅栅电极。CMOS器件的金属材料被设计为在CMOS器件的电操作期间使电子迁移(EM)最小。申请人发现，金属材料的高E本文档来自技高网...

【技术保护点】
一种形成集成电路的方法，所述方法包括：在衬底的上方形成至少一个晶体管，其中，形成所述至少一个晶体管包括：在衬底的上方形成栅极电介质结构；在所述栅极电介质结构的上方形成功函金属层；在所述功函金属层的上方形成导电层；以及形成与所述栅极电介质结构的每个侧壁相邻设置的源极/漏极(S/D)区域；以及在所述衬底的上方形成至少一个电熔丝，其中，形成所述至少一个电熔丝包括：在所述衬底的上方形成第一半导体层；以及在所述第一半导体层上形成第一硅化物层。

【技术特征摘要】
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【专利技术属性】
技术研发人员：陈建宏，薛福隆，许国原，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：