一种半导体结构及其制造方法技术

一种半导体结构的制造方法，该方法包括以下步骤：提供SOI衬底，在该SOI衬底上形成栅堆叠，在所述栅堆叠的侧壁上形成侧墙以及在所述栅堆叠的两侧形成源/漏区；在整个半导体结构的表面上形成第一金属层，然后去除该第一金属层；在所述源/漏区的表面上形成非晶半导体层；在整个半导体结构的表面上形成第二金属层，然后去除该第二金属层；对所述半导体结构执行退火操作。相应地，本发明专利技术还提供了一种半导体结构。本发明专利技术有效地降低了源/漏区的接触电阻。

【技术实现步骤摘要】

本专利技术涉及半导体制造技术，尤其涉及。
技术介绍
降低半导体结构源/漏区的接触电阻的常用方法之一是在源/漏区的表面形成接触层(通常为金属硅化物层，所以下文以金属硅化物层代替接触层进行描述)。即，在源/漏区的表面沉积金属层，然后对半导体结构进行退火使该金属层与源/漏区发生反应形成金属硅化物层，最后去除未反应的金属层。在使用上述方法形成金属硅化物层的时候，如果源/漏区的厚度比较薄，例如半导体结构是超薄SOI或者鳍式场效晶体管，那么在形成金属硅化物层的过程中，不但源/漏区中的硅很容易被全部消耗掉，甚至还会消耗掉位于栅堆叠侧墙下面的硅，发生硅化物piping等情况，进而导致源极和漏极之间发生短路。因此，在形成金属硅化物层的过程中需要防止源/漏区中的硅被完全消耗掉。在现有技术中，通常采用提升源/漏区(Raised Source/Drain，RSD)的方法或者使用自限制工艺来防止源/漏区中的硅被完全消耗掉。其中，提升源/漏区的方法通过例如外延生长等工艺使源/漏区的顶部高于栅堆叠底部。采用提升源/漏区的方法可以有效地增加源/漏区的厚度，从而防止金属层将源/漏区中的硅全部消耗掉。而自限制工艺是指在源/漏区表面沉积金属层，然后通过例如刻蚀等方式将该金属层去除。此时，虽然源/漏区表面的金属层被去除，但是仍然会有一部分金属在沉积的过程中进入到源/漏区内部，所以对半导体结构进行退火操作后，会在源/漏区的表面形成很薄的金属硅化物层。由于进入到源/漏区中的金属有限，所以金属硅化物层的厚度通常只有大约2nm左右，从而可以有效地保证源/漏区中的硅不会被完全消耗掉。但是，上述两种方法仍然存在一定的不足之处。其中，采用提升源/漏区的方式虽然通过增加源/漏区的厚度来保证源/漏区中的硅不会被完全消耗掉，但与此同时也增加了金属硅化物层和沟道之间的距离，从而导致半导体器件性能的下降。而使用自限制工艺在源/漏区表面所形成的金属硅化物层虽然很薄，但是其横向电阻很大，也相应降低了半导体器件的性能。因此，希望可以提出一种解决上述问题的半导体结构及其制造方法。
技术实现思路
本专利技术的目的是提供，可以在保证半导体结构性能的同时，有效地降低源/漏区的接触电阻。根据本专利技术的一个方面，提供一种半导体结构的制造方法，该方法包括以下步骤:提供SOI衬底，在该SOI衬底上形成栅堆叠，在所述栅堆叠的侧壁上形成侧墙以及在所述栅堆叠的两侧形成源/漏区；b)在整个半导体结构的表面上形成第一金属层，然后去除该第一金属层；c)在所述源/漏区的表面上形成非晶半导体层；d)在整个半导体结构的表面上形成第二金属层，然后去除该第二金属层；e)对所述半导体结构执行退火操作。根据本专利技术的另一个方面，还提出一种半导体结构，该半导体结构包括:SOI 衬底；位于SOI衬底上的栅堆叠；位于栅堆叠侧壁上的侧墙；位于栅堆叠两侧的源/漏区，其中，在所述源/漏区的表面存在第一接触层；以及在所述源/漏区之上存在一层或者多层非晶半导体层，且在每层非晶半导体层的表面均存在第二接触层。与现有技术相比，本专利技术具有以下优点:对于源/漏区厚度很薄的半导体结构，特别是超薄SOI结构和具有鳍片的半导体结构，本专利技术通过自限制工艺在源/漏区的表面形成很薄的第一接触层，然后在源/漏区表面形成非晶半导体层并在该非晶半导体层的表面通过自限制工艺形成第二接触层。形成很薄的第一接触层不会使源/漏区的半导体全部被消耗掉，从而可以有效地防止源极和漏极之间的短路。而非晶半导体层以及第二接触层的存在，可以有效地降低源/漏区的接触电阻。因此，本专利技术可以在保证半导体结构性能的同时，有效地降低源/漏区的接触电阻。附图说明通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本专利技术的其它特征、目的和优点将会变得更明显:图1为根据本专利技术的半导体结构制造方法的流程图；图2(a)至图2(h)为根据本专利技术的一个实施例按照图1所示流程制造半导体结构的各个阶段的剖面示意图。具体实施例方式下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出。下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本专利技术。此外，本专利技术可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此夕卜，本专利技术提供了各种特定的工艺和材料的例子，但是本领域技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。应当注意，在附图中所图示的部件不一定按比例绘制。本专利技术省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本专利技术。本专利技术提供了一种半导体结构的制造方法。下面，将结合图2(a)至图2(h)通过本专利技术的一个实施例对图1中形成半导体结构的方法进行具体地描述。在步骤SlOl中，提供SOI衬底，在该SOI衬底上形成栅堆叠，在所述栅堆叠的侧壁上形成侧墙240以及在所述栅堆叠的两侧形成源/漏区131和源/漏延伸区130。具体地，如图2(a)所示，提供SOI衬底，该SOI衬底包括半导体基底100、位于该半导体基底之上的埋氧层110以及位于该埋氧层110之上的半导体层120。在本实施例中，所述半导体基底100的材料为单晶硅。在其他实施例中，所述半导体基底100的材料还可以包括其他基本半导体，例如锗。或者，所述半导体基底100的材料还可以包括化合物半导体，例如，碳化硅、砷化镓、砷化铟或者磷化铟。典型地，所述半导体基底100的厚度可以约为但不限于几百微米，例如从0.5mm-l.5mm的厚度范围。所述埋氧层110的材料为二氧化硅、氮化硅或者其他任何适当的绝缘材料，典型地，所述埋氧层110的厚度范围为200nm-300nm。所述半导体层120可以为所述半导体基底100包括的半导体中的任何一种。下文中将以所述半导体层120的材料为单晶硅为例进行说明。在本实施例中，所述SOI衬底为超薄SOI (Ultra-Thin-Body S0I,UTBS0I)衬底，其具有极薄的半导体层120，其厚度通常小于10nm。接着，在所述SOI衬底上形成栅堆叠，该栅堆叠其包括栅介质层210、栅极220以及覆盖层230。所述栅介质层210位于SOI衬底上，可以为高K介质，例如，HfO2, HfSiO,HfSi0N、HfTa0、HfTi0、HfZr0、Al203、La203、Zr02、LaA10 中的一种或其组合。在其他实施例中，还可以是热氧化层，包括氧化硅或氮氧化硅。所述栅极介质层210的厚度可以为2nm-10nm，如5nm或8nm。而后在所述栅介质层210上形成栅极220，所述栅极220可以是金属栅极，例如通过沉积 TaC、TiN, TaTbN, TaErN, TaYbN, TaSiN, HfSiN, MoSiN, RuTax, NiTax 中的一种或其组合来形成，厚度可以为10nm-80nm，如30nm或50nm。在其他实施例中，所述栅极220还可以是伪栅极，例如通过沉积Poly-S1、Poly-SiGe、非晶硅和/或氧化物而形成。最后，在栅极220上形成覆本文档来自技高网...

【技术保护点】
一种半导体结构的制造方法，包括：a)提供SOI衬底，在该SOI衬底上形成栅堆叠，在所述栅堆叠的侧壁上形成侧墙(240)以及在所述栅堆叠的两侧形成源/漏区(131)；b)在整个半导体结构的表面上形成第一金属层(300)，然后去除该第一金属层(300)；c)在所述源/漏区(131)的表面上形成非晶半导体层(400)；d)在整个半导体结构的表面上形成第二金属层(500)，然后去除该第二金属层(500)；e)对所述半导体结构执行退火操作。

【技术特征摘要】

【专利技术属性】
技术研发人员：尹海洲，许静，刘云飞，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：北京;11