读出电路制造技术

本发明专利技术公开了一种读出电路，用于将存储单元的信息放大输出，其包括参考支路镜像恒流源、参考存储单元、译码控制电路、传输电路及输出电路，其中，该参考支路镜像恒流源包括第一参考管、第二参考管及电压隔离电路，该电压隔离电路接于该第一参考管的栅极与漏极之间，用于将该第一参考管的栅漏隔开以利于提高该第一参考管饱和导通，本发明专利技术通过在参考支路镜像恒流源参考管间接入一电压隔离电路将第一参考管的栅漏隔开以提高第一参考管饱和导通，从而使得本发明专利技术可适合于低电压如小于1.2V时工作，扩展了闪存的读出电压。

【技术实现步骤摘要】
读出电路
本专利技术关于一种读出电路，特别是涉及一种用于半导体存储器电路的读出电路。
技术介绍
半导体存储器通常被认为是数字集成电路中非常重要的组成部分，它们对于构建基于微处理器的应用系统发挥着至关重要的作用。近年来人们越来越多地将各种存储器嵌入在处理其内部，以便使处理器具有更高的集成度和更快的工作速度，因此存储器阵列及其外围电路的性能就在很大程度上决定了整个系统的工作状况，包括速度、功耗等。在半导体存储器的各种外围器件中最为重要的就是读出电路。由于读出电路通常被用来在对存储单元进行读操作时采样位线上的微小信号变化并进行放大，从而确定相应存储单元的存储信息，因此读出电路对于存储器的存取时间有着决定性的影响。图1为现有技术中典型的读出电路的电路示意图。如图1所示，该读出电路包括：参考支路镜像恒流源101、参考存储单元102、译码控制电路103、传输电路104以及输出电路105，其中参考支路镜像恒流源101包括PMOS管P1/P2，以提供电源，参考存储单元102包括NMOS管N1以及1-4个栅极互连的NMOS管，N1栅极通过一反相器INV1接至N1源极，N1源极通过1-4个栅极互连的NMOS管与多个连接字线WL的参考存储单元Cellj(j例如为4或8)相连，译码控制电路103一端连接传输电路104，另一端连接存储单元Cell，其由三个源漏相接形成串联的NMOS晶体管N2、N3以及N4组成，NMOS管N2-N4栅极分别连接控制信号YA、YB以及YC，这样，当访问存储器单元Cell时，YA/YB/YC置高电平，NMOS管N2-N4接通，存储单元信息可通过译码控制电路103及传输电路104形成于C点；传输电路104包括NMOS管N5及一反相器INV2，NMOS管N5漏极接P2漏极，栅极与源极之间接反相器INV2，并接至译码控制电路103；输出电路105包括一比较器CMP1及一反相器INV3，比较器CMP1之正输入端接P2漏极，负输入端接一参考电压Vref，输出端接反相器INV3之输入端，反相器INV3输出存储单元信息Soutb。现有技术的读出电路还却存在如下缺点：在现有技术中，节点A和B是连通的，当电源电压降低时，为了保证P1管工作在饱和区，A点也随之降低，并且由于A点至少比电源电压低一个阈值电压，所以当电源电压低至一定的电位的时候，或者由于工艺漂移或者由于温度降低，造成P1的阈值电压比较大的时候，A点的电位就会变得很低，这时候D点的电位由A点决定，反相器INV1的输入电位很低而起不到嵌位的作用，这样一方面使得参考单元的位线电压变得很低而使参考单元的电流变小，另一方面反相器INV1的嵌位功能的缺失会使得位线稳定变慢，这两个方面都会使读的速度下降。
技术实现思路
为克服上述现有技术的读出电路存在的影响读速度的问题，本专利技术的主要目的在于提供一种读出电路，其通过在参考支路镜像恒流源参考管间接入一电压隔离电路，以将第一参考管的栅漏隔开以利于在保证第一参考管饱和导通的同时，提高A点的电位，从而使得本专利技术可适合于低电压如小于1.2V时工作，扩展了闪存的读出电压。为达上述及其它目的，本专利技术提出一种读出电路，用于将存储单元的信息放大输出，包括参考支路镜像恒流源、参考存储单元、译码控制电路、传输电路及输出电路，其中，该参考支路镜像恒流源包括第一参考管、第二参考管及电压隔离电路，该电压隔离电路接于该第一参考管的栅极与漏极之间，用于将该第一参考管的栅漏隔开以利于在保证第一参考管饱和导通的同时，提高A点的电位。进一步地，该第一参考管与该第二参考管为PMOS管，该第一参考管漏极接该参考存储单元，该第二参考管漏极通过该传输电路、该译码控制电路接存储单元，同时该第二参考管漏极还接至该输出电路。进一步地，该电压隔离电路包括一PMOS管，该PMOS管源极接第一参考管的漏极，漏极接该第一参考管的栅极。进一步地，该电压隔离电路还包括第二恒流源及第三恒流源，该PMOS管源极接该第二恒流源的输出，漏极接该第三恒流源的输出端，其中第二恒流源和第三恒流源的电流相等。进一步地，该第二恒流源与该第三恒流源取值为2uA～10uA。与现有技术相比，本专利技术一种读出电路通过在参考支路镜像恒流源的第一参考管间接入电压隔离电路，以将第一参考管的栅漏隔开以利于在保证第一参考管饱和导通的同时，提高A点的电位。即节点A的电压大于第一参考管的阈值电压，且第一参考管处于饱和导通，从而使得本专利技术可适合于低电压如小于1.2V时工作，扩展闪存的读出电压，并能保证读出电路在因各种因素引起的性能偏差下都能正常工作。附图说明图1为现有技术中典型的读出电路的电路示意图；图2为本专利技术一种读出电路之较佳实施例的电路结构图。具体实施方式以下通过特定的具体实例并结合附图说明本专利技术的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本专利技术的其它优点与功效。本专利技术亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本专利技术的精神下进行各种修饰与变更。图2为本专利技术一种读出电路之较佳实施例的电路结构图。如图2所示，本法明之读出电路包括：参考支路镜像恒流源201、参考存储单元202、译码控制电路203、传输电路204以及输出电路205。其中参考存储单元202、译码控制电路203及传输电路204及输出电路205与现有技术类似，在此不予赘述。参考支录镜像恒流源201，包括第一参考管P1、第二参考管P2以及电压隔离电路206，第一参考管P1及第二参考管P2为PMOS管，其源极均接于电源电压Vdd，栅极互连，第一参考管P1漏极接参考存储单元202，第二参考管P2漏极通过传输电路204、译码控制电路203接存储单元Cell，同时P2漏极还接至输出电路205，电压隔离电路206接于第一参考管P1的栅极与漏极之间，用于将第一参考管P1的栅漏隔开以利于提高P1饱和导通以及P1尺寸宽长比设计，在本专利技术较佳实施例中，电压隔离电路206包括一PMOS管M1、第二恒流源I2及第三恒流源I3，M1源极接第一参考管P1的漏极和第二恒流源I2的输出，其接点为节点A，M1的漏极接第一参考管P1的栅极和第三恒流源I3的输出端，其接点为节点B。在本专利技术较佳实施例中，地址译码输出YA、YB、YAD、YBD和字线选择信号WL送至参考存储单元和所选存储单元，参考存储单元所在支路的控制管NA、NB导通，隔离N管N1源极为较低电压，该电压经反相器后为高，促使隔离N管N1的栅极为高，从而参考N管N1导通，参考支路镜像恒流源201参考第一参考管P1导通，产生参考电流，参考支路镜像恒流源201输出N管Vgs和镜像恒流源参考P管P1相同，从而能输出相同或成比例的电流，而所选存储单元会因存储内容而产生不同电流或者说对应不同阻抗，在参考支路镜像恒流源201输出P管(P2)漏极形成不同电压，该输出电压被送至读出放大器的比较器的同相输出端，参考电路产生的参考电压送至比较器的反向输出端，从而在比较器输出端产生和存储单元存储内容(0和1对应不同的电子数量)对应的电压，经缓冲后输出得到存储单元存储的信息Sout。在本专利技术较佳实施例中，对于P1：栅源电压|Vgs-Vt|＝|VB-Vdd-Vth0|＝Vdd-VB-|Vth0|，|本文档来自技高网...

【技术保护点】
一种读出电路，用于将存储单元的信息放大输出，包括参考支路镜像恒流源、参考存储单元、译码控制电路、传输电路及输出电路，其特征在于：该参考支路镜像恒流源包括第一参考管、第二参考管及电压隔离电路，该电压隔离电路接于该第一参考管的栅极与漏极之间，用于将该第一参考管的栅漏隔开以在保证该第一参考管饱和导通的同时，提高该第一参考管漏极节点的电位。

【技术特征摘要】
1.一种读出电路，用于将存储单元的信息放大输出，包括参考支路镜像恒流源、参考存储单元、译码控制电路、传输电路及输出电路，其特征在于：该参考支路镜像恒流源包括第一参考管、第二参考管及电压隔离电路，该电压隔离电路接于该第一参考管的栅极与漏极之间，用于将该第一参考管的栅漏隔开以在保证该第一参考管饱和导通的同时，提高该第一参考管漏极节点的电位；该第一参考管漏极接该参考存储单元，该第二参考管漏极通过该传输电路、该译码控制电路接存储单元，同时该第二参考管漏极还接至该输出电路；该第一参考管与第二参考管的源极均连接于一电源电压，栅极互连。2.如权利要求1所述...

【专利技术属性】
技术研发人员：杨光军，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：