一种半导体测试结构，包括：半导体衬底；位于半导体衬底上至少两个栅极结构；位于半导体衬底和栅极结构表面的介质层；位于所述栅极结构两端的共享接触插塞，所述共享接触插塞贯穿介质层一部分位于栅极结构一端的表面，一部分位于栅极结构相应一侧的半导体衬底上；位于介质层上连接栅极结构间相邻共享接触插塞的金属互连线，未连接有金属互连线的共享接触插塞作为测试电压的输入端。本发明专利技术的半导体测试结构能测试半导体器件中的共享接触插塞是否存在缺陷。
【技术实现步骤摘要】
本专利技术涉及半导体制作领域，特别涉及一种。
技术介绍
随着以电子通讯技术为代表的现代高科技产业的不断发展，世界集成电路产业总产值以每年超过30%的速度发展，静态随机存储器(SRAM)作为一种重要的存储器件被广泛应用于数字与通讯电路设计中。SRAM是逻辑电路中一种重要部件，其因为具有功耗小，读取速度高等优点而广泛应用于数据的存储。在器件的特征尺寸(CD)进入深亚微米阶段后，为了更大的数据存储量以及节省芯片空间，共享接触结构(Share Contact)已广泛应用在静态随机存储器(SRAM)制作中。图1为现有静态随机存储器(SRAM)部分结构的俯视示意图，图2为图1沿切割线A-B方向的剖面结构示意图。参考图1，图中虚线部分表示位于介质层(图中为示出)，包括:晶体管10、晶体管20、晶体管30、晶体管40，其中晶体管10和晶体管20具有共同栅极101，且共同栅极101延伸至晶体管30的源区102，晶体管30和晶体管40具有共同栅极105，且共同栅极105延伸至晶体管20的漏区；位于晶体管10的源漏区上的插塞102a和103a，位于晶体管30漏区上的插塞103c ;共享接触插塞104，一部分位于晶体管30的源区102c表面，一部分位于共同栅极101表面。在形成图1所述的半导体结构后，一般要对晶体管的I/V性能进行测试，以判断晶体管的可靠性，以测试晶体管10的I/V性能为例，在共享接触插塞104施加一逐渐增大的测试电压，在漏区103a施加工作电压，源区102a和衬底接地，测试漏区102a漏电流的大小，但是现有的这种测试方法测试不出图2所示的共享接触插塞104与共同栅极101表面形成的空洞107缺陷对晶体管性能的影响。但是这种空洞缺陷在实际使用过程中会引起器件的失效，影响器件的稳定性。更多关于可靠性测试的方法请参考公开号为US2004/0104731A1的，美国专利。
技术实现思路
本专利技术解决的问题是提供一种，用于检测共享接触插塞的缺陷，提高器件的稳定性。为解决上述问题，本专利技术提供了一种半导体测试结构，包括:半导体衬底；位于半导体衬底上至少两个栅极结构；位于半导体衬底和栅极结构表面的介质层；位于所述栅极结构两端的共享接触插塞，所述共享接触插塞贯穿介质层，一部分位于栅极结构一端的表面，一部分位于栅极结构相应一侧的半导体衬底上；位于介质层上连接栅极结构间相邻共享接触插塞的金属互连线，未连接有金属互连线的共享接触插塞作为测试电压的输入端。可选的，还包括位于栅极结构之间半导体衬底内的隔离结构。可选的，所述金属互连线材料为铝、铜或钨。本专利技术还提供了一种半导体测试结构的形成方法，其特征在于，包括步骤:提供半导体衬底，所述半导体衬底包括第一区域和第二区域，所述第一区域用于形成半导体测试结构，所述第二区域用于形成半导体器件；在所述第一区域表面形成至少两个栅极结构，在第二区域表面形成至少一个栅极结构；形成覆盖第一区域、第二区域和栅极结构的介质层；刻蚀所述介质层，在第一区域的栅极结构两端形成第一通孔，所述第一通孔暴露栅极结构一端表面和相应一侧的半导体衬底，在第二区域形成第二通孔，所述第二通孔暴露栅极结构表面和一侧的半导体衬底；在所述第一通孔和第二通孔填充满金属，形成第一共享接触插塞和第二共享接触插塞;在介质层上形成金属互连线，所述金属互连线连接第一区域栅极结构间相邻的第一共享接触插塞。可选的，所述第一通孔的宽度与第二通孔的宽度相等。可选的，所述第一通孔露出的栅极结构表面的宽度与第二通孔露出的栅极结构表面的宽度相等。可选的，所述第一区域表面的栅极结构宽度大于第二通孔露出的栅极结构表面的宽度的2倍。可选的，所述第一区域表面的栅极结构高度与第二区域表面的栅极结构高度相坐寸ο可选的，所述第一共享接触插塞和第二共享接触插塞形成的工艺步骤和工艺条件相同。可选的，所述在第一区域和第二区域表面栅极结构步骤之前，还包括:在半导体衬底内形成隔离结构。可选的，所述金属互连线的材料为铝、铜或钨。本专利技术还提供了一种采用上述半导体测试结构进行测试的方法，其特征在于，包括:提供参考电流；提供半导体衬底，所述半导体衬底上形成有半导体测试结构和具有共享接触插塞的半导体器件；在半导体测试结构中未连接有金属互连线的共享接触插塞上施加测试电压，另一未连接有金属互连线的共享接触插塞接地，测试半导体测试结构中的电流；比较半导体测试结构电流与参考电流的大小，若半导体测试结构中的电流小于参考电流，判断半导体器件中的共享接触插塞存在缺陷。可选的，所述半导体器件中的共享接触插塞与半导体测试结构中的共享接触插塞的结构和形成工艺步骤和条件相同。与现有技术相比，本专利技术技术方案具有以下优点:本专利技术实施例形成的半导体测试结构，具有共享接触插塞，共享接触插塞通过栅极结构和金属互连线串联在半导体测试结构中，半导体测试结构中的共享接触插塞与半导体器件中的共享接触插塞同时形成，通过测试半导体测试结构中电流的大小，与参考电流进行比较，从而判断半导体器件中共享接触结构是否存在缺陷；进一步，半导体器件中的共享接触插塞与半导体测试结构中的共享接触插塞的结构和形成工艺步骤和条件相同，第一通孔的宽度与第二通孔的宽度相等，第一通孔露出的栅极结构表面的宽度与第二通孔露出的栅极结构表面的宽度相等，使形成第一共享接触插塞和第二共享接触插塞条件相同，提高测试的准确性。附图说明图1为现有静态随机存储器(SRAM)部分结构的俯视示意图；图2为图1沿切割线A-B方向的剖面结构示意图；图3为本专利技术实施例半导体测试结构形成方法的流程示意图；图4 图7为本专利技术实施例半导体测试结构形成方法剖面结构示意图。具体实施例方式专利技术人对现有形成的静态随机存储器(SRAM)作可靠性测试的过程中发现，在形成图2所示的共享接触插塞104时，由于工艺条件的原因，在共同栅极结构101表面会产生空洞107缺陷，专利技术人采用现有的I/V测试方法对晶体管10进行性能测试时，晶体管10的栅极电压和漏极电流的性能曲线不能反应空洞107缺陷对晶体管10性能的影响，同样对晶体管30进行I/V测试时，晶体管30的栅极电压和漏极电流的性能曲线不能反应空洞107缺陷对晶体管30性能的影响，专利技术人根据晶体管栅极电压和漏极电流的性能曲线认为测试的存在空洞107缺陷的晶体管性能是没有问题的，但是这种存在空洞107缺陷的晶体管在实际使用过程中经常失效。专利技术人进一步研究发现，现有I/V测试方法普遍采用的为直流电压测试，请参考图1，即在共享接触插塞104施加的为逐渐增大的直流电压，直流电源通过共同栅极结构101施加在晶体管10的沟道区，即使共享接触插塞104与共同栅极结构101接触的表面存在空洞107缺陷，形成高阻抗，一定时间后共同栅极结构101仍能得到足够大的电压使晶体管10正常工作，在漏区产生对应的漏电流，晶体管10不存在问题。而在实际的使用过程中，共享接触插塞104施加交流电压时，空洞107缺陷形成的高阻抗对交流电压影响较大，使晶体管不能正常工作，导致晶体管失效，影响器件的稳定性。为解决上述问题，专利技术人提出了一种半导体测试结构，包括:半导体衬底；位于半导体衬底上至少两个栅极结构；位于半导体衬底和栅极结构表面的介质层；位于所述栅极结构两端的共享接触插塞，所述共享接触插塞贯穿介本文档来自技高网...
【技术保护点】
一种半导体测试结构，其特征在于，包括：半导体衬底；位于半导体衬底上至少两个栅极结构；位于半导体衬底和栅极结构表面的介质层；位于所述栅极结构两端共享接触插塞，所述共享接触插塞贯穿介质层，一部分位于栅极结构一端的表面，一部分位于栅极结构相应一侧的半导体衬底上；位于介质层上连接栅极结构间相邻共享接触插塞的金属互连线，未连接有金属互连线的共享接触插塞作为测试电压的输入端。
【技术特征摘要】
【专利技术属性】
技术研发人员：秋艳鹏，王立，李彦勋，黄晓辉，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：上海;31
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