用于评价OPC效果的测试结构制造技术

本发明专利技术公开了一种用于评价CMOS多晶硅层OPC效果的测试结构，该结构包括2N个CMOS器件，根据设定尺寸采用相应的一套包括OPC过程的CMOS半导体工艺生产，将N个CMOS器件作为一组阵列，该阵列因布图方式不同而分为2组，一组作为检验组，另一组作为参照组；检验组中的CMOS器件，其L形多晶硅距离单晶硅有源区的间距等于e；参照组中的CMOS器件，其L形多晶硅距离单晶硅有源区的间距大于等于2e；e为该套CMOS半导体工艺设计规则中的L形多晶硅距离同一MOS的单晶硅有源区的最小距离。本发明专利技术还公开了一种用于评价CMOS单晶硅有源区层OPC效果的测试结构。本发明专利技术的测试结构，能直观的根据器件电学特性数据检验OPC是否已经消除了角部圆角化效应对器件特性的影响。

【技术实现步骤摘要】

本专利技术涉及半导体技术，特别涉及用于评价OPC效果的测试结构，包括用于评价CMOS多晶硅层OPC效果的测试结构，及用于评价CMOS单晶硅有源区层OPC效果的测试结构。
技术介绍
光刻是集成电路制造的主要工艺，光刻工艺的任务是实现掩模版上的图形向硅表面各层材料上的转移。投影光通过掩膜图形后传播到硅片上，掩膜图形对光波来说，相当于传播路线上的障碍，从而在硅片上得到与掩膜图形相关的光刻图形。根据光波衍射和干涉原理，光波通过掩模版时将发生衍射，掩模版不同位置之间的光波还会发生干涉，因此实际投射到硅片上的光强分布是衍射光波的叠加结果，它与掩膜图形并不是完全相同的。根据光波衍射原理，当障碍物的尺寸远大于光波波长时，由衍射产生的图形偏差可以忽略不计，也就是说当掩模版图形尺寸(集成电路的特征尺寸)远大于光波波长时，硅片上光刻图形与掩模版图形基本相同。但在超深亚微米工艺下，集成电路特征尺寸在0.13um甚至0.09um以下，已经接近甚至小于光波波长，光的衍射效果将非常明显，硅片上光刻图形同掩模版图形之间的偏差不可以忽略。随着集成电路特征尺寸不断的减小，这种光刻图形的变形与偏差变得越来越严重，成为影响芯片性能和成品率的重要因素。特别是在图形相互邻近的部位，由于光波干涉和衍射作用明显，图形偏差会相对较大，例如在线端顶端和图形拐角处偏差就比较明显，而这些图形部位往往是对电路的电学性能和电路性能起关键作用的地方，从而影响了整个芯片的性能，甚至导致电路失效。这种由于光波衍射、干涉而使光刻图形与掩膜图形产生偏差的现象成为光学邻近效应(0PE:opt ical proximity effect)。在光刻工艺中，光学邻近效应是不可避免的，因此必须采用相应的措施尽可能的减小掩膜图形到硅片图形的变形与偏差，以保证芯片的性能和成品率。目前工业界普遍采用的方法是在传统的物理设计与掩模版制造间加入成品率驱动的掩模版矫正，在这一步骤中，通过改变掩模版上图形的形状或者图形透光的相位来弥补光刻工艺中产生的光刻图形的变形，使得硅片上光刻得到的图形与预期的图形基本符合，这种掩模版图形的补偿机制称为光刻增强技术(RET:reticle enhancementtechnology),常用的两种方法是光学邻近效应矫正(0PC:optical proximitycorrection)和相位转移掩膜(PSM:phase shift mask),其中OPC是一种有效的光刻增强技术。随着工艺线宽的不断缩小，到90nm及以下工艺，角部圆角化(corner rounding)效应对图形的影响愈发显著，对于一些关键层次，对于一些窄沟道或者短沟道器件(小尺寸器件)，该效应直接会影响器件特性，所以对OPC的要求也越来越高，希望通过OPC使角部圆角化效应不会影响到器件的沟道区域，从而使器件特性不受角部圆角化效应的影响。比如，对于CMOS器件的多晶硅层，即定义CMOS器件的沟道长度(Lch)的层次，光学邻近效应矫正OPC需消除该层的角部圆角化效应对于器件的影响；对于单晶硅有源区层，即定义CMOS器件的沟道宽度(Wch)的层次，OPC需消除该层的角部圆角化效应对于器件的影响。那么如何准确评价所使用的OPC方案的矫正效果呢，目前的评价方法只是停留在物理结构的图形尺寸数据收集，该数据受操作人员、测试位置等因素的影响较大，且不能直观反映到圆角化效应对器件特性的影响。
技术实现思路
本专利技术要解决的技术问题是，能直观的根据器件电学特性数据检验OPC是否已经消除了角部圆角化效应对器件特性的影响。为解决上述技术问题，本专利技术提供了一种用于评价CMOS多晶硅层OPC效果的测试结构，所述测试结构包括2*N个CMOS器件，N为大于等于3的整数，根据设定尺寸采用相应的一套包括OPC过程的CMOS半导体工艺生产； 所述2*N个CMOS器件中的N个CMOS器件作为检验组；所述2*N个CMOS器件中的N个CMOS器件作为参照组；所述检验组中的CMOS器件，其L形多晶硅距离单晶硅有源区的间距等于e ；所述参照组中的CMOS器件，其L形多晶硅距离单晶硅有源区的间距大于等于2e ；e为该套CMOS半导体工艺设计规则中的L形多晶硅距离同一MOS的单晶硅有源区的最小距尚。各个CMOS器件的栅、源、漏以多指状，通过通孔及金属以并联形式实现版图，其中栅并联数大于等于3。各CMOS器件的沟道宽度，大于等于f，并且大于等于(2c+a)，并且小于lum，f为该套CMOS半导体工艺设计规则中的最小沟道宽度，c为该套CMOS半导体工艺设计规则中的单晶硅有源区包住通孔的最小尺寸，a为该套CMOS半导体工艺设计规则中的通孔的尺寸。各CMOS器件的沟道宽度范围在0.2 0.5um。各CMOS器件的沟道长度，大于等于g，g为该套CMOS半导体工艺设计规则中的最小沟道长度。所述CMOS器件同为NMOS或同为PMOS。为解决上述技术问题，本专利技术还提供了一种用于评价CMOS单晶硅有源区层OPC效果的测试结构，所述测试结构包括2*N个CMOS器件，N为大于等于3的整数，根据设定尺寸采用相应的一套包括OPC过程的CMOS半导体工艺生产；所述2*N个CMOS器件中的N个CMOS器件作为检验组；所述2*N个CMOS器件中的N个CMOS器件作为参照组；所述检验组中的CMOS器件，其源、漏端的L形有源区单晶硅距离沟道上的多晶硅的间距等于h;所述参照组中的CMOS器件，其源、漏端的L形有源区单晶硅距离沟道上的多晶硅的间距大于等于2h ；h为该套CMOS半导体工艺设计规则中的L形单晶硅有源区距离同一 MOS的多晶硅的最小距离。各个CMOS器件的栅、源、漏以多指状，通过通孔及金属以并联形式实现版图，其中栅并联数大于等于3。各CMOS器件的沟道宽度，大于等于f，f为该套CMOS半导体工艺设计规则中的最小沟道宽度。各CMOS器件的沟道长度，大于等于g，g为该套CMOS半导体工艺设计规则中的最小沟道长度。L形单晶硅有源区的凸起大于等于该套CMOS半导体工艺设计规则规定的最小尺寸；L形多晶硅距离同一 MOS的单晶硅有源区的距离大于等于2e ；e为该套CMOS半导体工艺设计规则中的L形多晶硅距离同一MOS的单晶硅有源区的最小距离。所述CMOS器件同为NMOS或同为PMOS。本专利技术的测试结构，根据设定尺寸采用相应的一套包括光学邻近效应矫正过程的CMOS半导体工艺生产，包括检验组、参照组两组CMOS器件，两组CMOS器件的多晶硅到单晶硅有源区的距离不同，保证相同的测试条件(栅源压差Vgs，源漏压差Vds)，比较两组CMOS器件的饱和电流值，如果两者相近，则说明OPC已经消除了角部圆角化效应对器件特性的影响，如果两者相差较大(如图6所示，两组的饱和电流相差超过5%)，则说明还未消除角部圆角化效应对器件特性的影响，OPC方案有待优化。本专利技术的测试结构，能直观的根据器件电学特性数据检验OPC是否已经消除了角部圆角化效应对器件特性的影响。附图说明下面结合附图与具体实施方式对本专利技术作进一步详细的说明:图1是CMOS半导体工艺部分通用的设计规则示意图；图2是用于评价CMOS多晶硅层OPC效果的测试结构中的一 CMOS器件示意图；图3是用于评价CMOS多晶硅层OPC效果的测试结构中的参本文档来自技高网...

【技术保护点】
一种用于评价CMOS多晶硅层OPC效果的测试结构，所述测试结构包括2*N个CMOS器件，N为大于等于3的整数，根据设定尺寸采用相应的一套包括OPC过程的CMOS半导体工艺生产，其特征在于，所述2*N个CMOS器件中的N个CMOS器件作为检验组；所述2*N个CMOS器件中的N个CMOS器件作为参照组；所述检验组中的CMOS器件，其L形多晶硅距离单晶硅有源区的间距等于e；所述参照组中的CMOS器件，其L形多晶硅距离单晶硅有源区的间距大于等于2e；e为该套CMOS半导体工艺设计规则中的L形多晶硅距离同一MOS的单晶硅有源区的最小距离。

【技术特征摘要】
1.一种用于评价CMOS多晶硅层OPC效果的测试结构，所述测试结构包括2*N个CMOS器件，N为大于等于3的整数，根据设定尺寸采用相应的一套包括OPC过程的CMOS半导体工艺生产，其特征在于， 所述2*N个CMOS器件中的N个CMOS器件作为检验组； 所述2*N个CMOS器件中的N个CMOS器件作为参照组； 所述检验组中的CMOS器件，其L形多晶硅距离单晶硅有源区的间距等于e ； 所述参照组中的CMOS器件，其L形多晶硅距离单晶硅有源区的间距大于等于2e ； e为该套CMOS半导体工艺设计规则中的L形多晶硅距离同一MOS的单晶硅有源区的最小距离。2.根据权利要求1所述的用于评价CMOS多晶硅层OPC效果的测试结构，其特征在于，所述参照组中的CMOS器件，其L形多晶硅距离单晶硅有源区的间距大于等于0.5um且小于等于Iunio3.根据权利要求1所述的用于评价CMOS多晶硅层OPC效果的测试结构，其特征在于，各个CMOS器件的栅、源、漏以多指状，通过通孔及金属以并联形式实现版图，其中栅并联数大于等于3。4.根据权利要求1所述的用于评价CMOS多晶硅层OPC效果的测试结构，其特征在于，各CMOS器件的沟道宽度，大于等于f，并且大于等于(2c+a)，并且小于lum，f为该套CMOS半导体工艺设计规则中的最小沟道宽度，c为该套CMOS半导体工艺设计规则中的单晶硅有源区包住通孔的最小尺寸，a为该套CMOS半导体工艺设计规则中的通孔的尺寸。5.根据权利要求4 所述的用于评价CMOS多晶硅层OPC效果的测试结构，其特征在于，各CMOS器件的沟道宽度范围在0.2 0.5um。6.根据权利要求1所述的用于评价CMOS多晶硅层OPC效果的测试结构，其特征在于，各CMOS器件的沟道长度，大于等于g，g为该套CMOS半导体工艺设计规则中的最小沟道长度。7.根据权利要求6所述的用于评价CMOS多晶硅层OPC效果的测试结构，其特征在于，各CMOS器件的沟道长度等于g。8.根据权利要求1至7任一项所述的用于评价CMOS多晶硅层OPC效果的测试结构，其特征在于，所述CMOS器件同为NMOS或同为PMOS。9.一种用于评价CMOS单晶硅有源区层OPC效果的测试结构，所述测试结构包括2*N个CMOS器件，N为大于等于3的整数，根据设定尺寸采用相应的一套包括OPC过程的CMOS...

【专利技术属性】
技术研发人员：刘梅，朱冬慧，陈福成，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：