移位寄存单元、移位寄存器及栅极驱动器制造技术

本发明专利技术涉及一种移位寄存器，包括多个串联连接的移位寄存单元，每个移位寄存单元接收相邻的上一级移位寄存单元的输出信号、相邻的下一级移位寄存单元的输出信号、第一时钟信号、第二时钟信号、高电平信号、第一低电平信号和第二低电平信号。每个移位寄存单元包括相互连接的第一至第八开关元件以及第一至第三电容。本发明专利技术还提供一种栅极驱动器。本发明专利技术的移位寄存器和栅极驱动器具有低成本及低功耗。

【技术实现步骤摘要】

本专利技术涉及平面显示器
，特别是涉及用于平面显示器的移位寄存器以及使用移位寄存器的栅极驱动电路。
技术介绍
近年来，平板显示器，尤其是液晶显示器已成为显示器行业的主流显示器。液晶显示器主要靠驱动电路来驱动液晶面板上的像素工作以实现影像显示。液晶显示器的驱动电路包括栅极驱动器及数据驱动器，栅极驱动器用于控制液晶面板的每一行薄膜晶体管的导通与截止，数据驱动器用于在每一行薄膜晶体管导通时为对应的像素提供显示数据。其中，栅极驱动器以移位寄存器作为其核心电路单元。通常，移位寄存器由多个移位寄存单元串联而成，且前一移位寄存单元的输出信号为后一移位寄存单元的输入信号。目前，为了节约成本以及实现液晶显示器窄边框的设计，栅极驱动器通常集成在液晶面板的薄膜晶体管基板上。对于采用这种集成方式的栅极驱动器的线路布局而言，像素的充放电能力主要由栅极驱动器的输出能力所决定，而栅极驱动器的输出能力又主要取决于其集成电路。如果想 要提升薄膜晶体管对像素的充放电能力，就需要改善栅极驱动器集成电路的输出能力，如此则会导致相应的成本、功耗随之增加。为了解决上述问题，业界提出了多种改良技术，比如增加薄膜晶体管的沟道宽度，如此在栅极电压不变的情况下可以提升薄膜晶体管的充放电能力，然而对应的线路布局的面积就会增加，不易实现面板的窄边框设计。又如采用新的半导体材料及制造工艺(如利用多晶硅或者铟镓锌氧化物来替代传统的氢化非晶硅)以提高半导体的迁移率，从而增大上拉晶体管的输出能力，然而采用新的半导体制程会增加生产成本，而且机台的更新与材料的购买也存在一定的技术风险。
技术实现思路
为了解决现有技术中栅极驱动器成本及功耗高的问题，有必要提供一种低成本及低功耗的移位寄存单元。本专利技术提供一种移位寄存单兀，其包括:第一电容；第二电容；第三电容；第一开关元件，包括第一控制端、第一通路端和第二通路端，其中，所述第一控制端接收第一输入信号，所述第一通路端接收第二时钟信号；第二开关元件，包括第二控制端、第三通路端和第四通路端，其中，所述第二控制端连接至所述第一开关元件的所述第二通路端，且所述第二控制端与所述第一开关元件的所述第二通路端之间的连接处定义为第一节点，所述第四通路端作为所述移位寄存单元的输出端，所述第一电容连接在所述第一节点与所述移位寄存单元的输出端之间；第三开关元件，包括第三控制端、第五通路端和第六通路端，其中，所述第三控制端接收第二输入信号，所述第五通路端连接至所述第一节点，而所述第六通路端接收第二低电平信号；第四开关元件，包括第四控制端、第七通路端和第八通路端，其中，所述第七通路端连接至所述移位寄存单元的输出端，所述第八通路端接收第一低电平信号；第五开关元件，包括第五控制端、第九通路端和第十通路端，其中，所述第五控制端接收所述第二时钟信号，所述第九通路端连接至所述移位寄存单元的输出端，而第十通路端接收所述第一低电平信号；第六开关元件，包括第六控制端、第十一通路端和第十二通路端，其中，所述第六控制端接收第一时钟信号，所述第十一通路端连接至所述第六控制端，并经由所述第二电容连接至所述第四开关元件的所述第四控制端；第七开关元件，包括第七控制端、第十三通路端和第十四通路端，其中，所述第七控制端连接所述第六开关元件的所述第十二通路端，且所述第七控制端与所述第六开关元件的所述第十二通路端之间的连接处定义为第二节点，所述第十三通路端接收高电平信号，而所述第十四通路端连接所述第二开关元件的所述第三通路端，且所述第十四通路端与所述第二开关元件的所述第三通路端之间的连接处定义为第三节点，所述第三电容连接在所述第二节点与所述第三节点之间；和第八开关元件，包括第八控制端、第十五通路端和第十六通路端，其中，所述第八控制端接收所述第二时钟信号，所述第十五通路端连接至所述第二节点，而所述第十六通路端接收所述第二低电平信号；其中，所述第一输入信号为第一启动脉冲信号，所述第二输入信号为第二启动脉冲信号，所述第一时钟信号与所述第二时钟信号的相位相反，所述第二低电平信号小于所述第一低电平信号。本专利技术还提供一种移位寄存器，其包括多个级联的移位寄存单元。每个移位寄存单兀包括:第一电容；第二电容；第三电容；第一开关兀件，包括第一控制端、第一通路端和第二通路端，其中，所述第一控制端接收第一输入信号，所述第一通路端接收第二时钟信号；第二开关元件，包括第二控制端、第三通路端和第四通路端，其中，所述第二控制端连接至所述第一开关元件的所述第二通路端，且所述第二控制端与所述第一开关元件的所述第二通路端之间的连接处定义为第一节点，所述第四通路端作为所述移位寄存单元的输出端，所述第一电容连接在所述第一节点与所述移位寄存单元的输出端之间；第三开关元件，包括第三控制端、第五通路端和第六通路端，其中，所述第三控制端接收第二输入信号，所述第五通路端连接至所述第一节点，而所述第六通路端接收第二低电平信号；第四开关元件，包括第四控制端、第七通路端和第八通路端，其中，所述第七通路端连接至所述移位寄存单元的输出端，所述第八通路端接收第一低电平信号；第五开关元件，包括第五控制端、第九通路端和第十通路端，其中，所述第五控制端接收所述第二时钟信号，所述第九通路端连接至所述移位寄存单元的输出端，而第十通路端接收所述第一低电平信号；第六开关元件，包括第六控制端、第十一通路端和第十二通路端，其中，所述第六控制端接收第一时钟信号，所述第十一通路端连接至所述第六控制端，并经由所述第二电容连接至所述第四开关元件的所述第四控制端；第七开关元件，包括第七控制端、第十三通路端和第十四通路端，其中，所述第七控制端连接所述第六开关元件的所述第十二通路端，且所述第七控制端与所述第六开关元件的所述第十二通路端之间的连接处定义为第二节点，所述第十三通路端接收高电平信号，而所述第十四通路端连接所述第二开关元件的所述第三通路端，且所述第十四通路端与所述第二开关元件的所述第三通路端之间的连接处定义为第三节点，所述第三电容连接在所述第二节点与所述第三节点之间；和第八开关元件，包括第八控制端、第十五通路端和第十六通路端，其中，所述第八控制端接收所述第二时钟信号，所述第十五通路端连接至所述第二节点，而所述第十六通路端接收所述第二低电平信号；其中，所述第一输入信号为上一级移位寄存单元的输出信号，所述第二输入信号为下一级移位寄存单元的输出信号，所述第一时钟信号与所述第二时钟信号的相位相反，所述第二低电平信号小于所述第一低电平信号。进一步地，为了解决现有技术中栅极驱动器成本及功耗高的问题，还有必要提供一种采用上述移位寄存器的栅极驱动器。本专利技术的移位寄存器及栅极驱动器采用上述移位寄存单元可在不改变栅极驱动器集成电路输出能力的情况下，提高每个移位寄存单元的输出，从而提高了薄膜晶体管对像素的充放电能力，降低了栅极驱动器集成电路的成本，且与现有技术的移位寄存器相比，降低了功耗。上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的技术手段，而可依照说明书的内容予以实施，并且为了让本专利技术的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。附图说明图1为本专利技术实施例的栅极驱动器的结构示意图。图2为本专利技术实施例的移位寄存器的一个移本文档来自技高网...

【技术保护点】
一种移位寄存单元，其特征在于，所述移位寄存单元包括：第一电容；第二电容；第三电容；第一开关元件，包括第一控制端、第一通路端和第二通路端，其中，所述第一控制端接收第一输入信号，所述第一通路端接收第二时钟信号；第二开关元件，包括第二控制端、第三通路端和第四通路端，其中，所述第二控制端连接至所述第一开关元件的所述第二通路端，且所述第二控制端与所述第一开关元件的所述第二通路端之间的连接处定义为第一节点，所述第四通路端作为所述移位寄存单元的输出端，所述第一电容连接在所述第一节点与所述移位寄存单元的输出端之间；第三开关元件，包括第三控制端、第五通路端和第六通路端，其中，所述第三控制端接收第二输入信号，所述第五通路端连接至所述第一节点，而所述第六通路端接收第二低电平信号；第四开关元件，包括第四控制端、第七通路端和第八通路端，其中，所述第七通路端连接至所述移位寄存单元的输出端，所述第八通路端接收第一低电平信号；第五开关元件，包括第五控制端、第九通路端和第十通路端，其中，所述第五控制端接收所述第二时钟信号，所述第九通路端连接至所述移位寄存单元的输出端，而第十通路端接收所述第一低电平信号；第六开关元件，包括第六控制端、第十一通路端和第十二通路端，其中，所述第六控制端接收第一时钟信号，所述第十一通路端连接至所述第六控制端，并经由所述第二电容连接至所述第四开关元件的所述第四控制端；第七开关元件，包括第七控制端、第十三通路端和第十四通路端，其中，所述第七控制端连接所述第六开关元件的所述第十二通路端，且所述第七控制端与所述第六开关元件的所述第十二通路端之间的连接处定义为第二节点，所述第十三通路端接收高电平信号，而所述第十四通路端连接所述第二开关元件的所述第三通路端，且所述第十四通路端与所述第二开关元件的所述第三通路端之间的连接处定义为第三节点，所述第三电容连接在所述第二节点与所述第三节点之间；和第八开关元件，包括第八控制端、第十五通路端和第十六通路端，其中，所述第八控制端接收所述第二时钟信号，所述第十五通路端连接至所述第二节点，而所述第十六通路端接收所述第二低电平信号；其中，所述第一输入信号为第一启动脉冲信号，所述第二输入信号为第二启动脉冲信号，所述第一时钟信号与所述第二时钟信号的相位相反，所述第二低电平信号小于所述第一低电平信号。...

【技术特征摘要】
1.一种移位寄存单元，其特征在于，所述移位寄存单元包括: 第一电容； 第二电容； 第三电容； 第一开关元件，包括第一控制端、第一通路端和第二通路端，其中，所述第一控制端接收第一输入信号，所述第一通路端接收第二时钟信号； 第二开关元件，包括第二控制端、第三通路端和第四通路端，其中，所述第二控制端连接至所述第一开关元件的所述第二通路端，且所述第二控制端与所述第一开关元件的所述第二通路端之间的连接处定义为第一节点，所述第四通路端作为所述移位寄存单元的输出端，所述第一电容连接在所述第一节点与所述移位寄存单元的输出端之间； 第三开关元件，包括第三控制端、第五通路端和第六通路端，其中，所述第三控制端接收第二输入信号，所述第五通路端连接至所述第一节点，而所述第六通路端接收第二低电平 目号; 第四开关元件，包括第四控制端、第七通路端和第八通路端，其中，所述第七通路端连接至所述移位 寄存单元的输出端，所述第八通路端接收第一低电平信号； 第五开关元件，包括第五控制端、第九通路端和第十通路端，其中，所述第五控制端接收所述第二时钟信号，所述第九通路端连接至所述移位寄存单元的输出端，而第十通路端接收所述第一低 电平信号； 第六开关元件，包括第六控制端、第十一通路端和第十二通路端，其中，所述第六控制端接收第一时钟信号，所述第十一通路端连接至所述第六控制端，并经由所述第二电容连接至所述第四开关元件的所述第四控制端； 第七开关元件，包括第七控制端、第十三通路端和第十四通路端，其中，所述第七控制端连接所述第六开关元件的所述第十二通路端，且所述第七控制端与所述第六开关元件的所述第十二通路端之间的连接处定义为第二节点，所述第十三通路端接收高电平信号，而所述第十四通路端连接所述第二开关元件的所述第三通路端，且所述第十四通路端与所述第二开关元件的所述第三通路端之间的连接处定义为第三节点，所述第三电容连接在所述第二节点与所述第三节点之间；和 第八开关元件，包括第八控制端、第十五通路端和第十六通路端，其中，所述第八控制端接收所述第二时钟信号，所述第十五通路端连接至所述第二节点，而所述第十六通路端接收所述第二低电平信号； 其中，所述第一输入信号为第一启动脉冲信号，所述第二输入信号为第二启动脉冲信号，所述第一时钟信号与所述第二时钟信号的相位相反，所述第二低电平信号小于所述第一低电平信号。2.根据权利要求1所述的移位寄存单元，其特征在于，所述第二电容与所述第四开关元件的所述第四控制端之间的连接处定义为第四节点，所述移位寄存单元进一步包括: 第九开关元件，包括第九控制端、第十七通路端和第十八通路端，其中，所述第九控制端连接至所述第一节点，所述第十七通路端连接至所述第四节点，所述第十八通路端接收第二低电平信号；以及 第十晶体管，包括第十控制端、第十九通路端和第二十通路端，其中，所述第十控制端连接至所述第四节点，所述第十九通路端连接至所述第一节点，所述第二十通路端接收第二低电平信号。3.根据权利要求1所述的移位寄存单元，其特征在于，所述第二电容与所述第四开关元件的所述第四控制端之间的连接处定义为第四节点，所述移位寄存单元进一步包括: 第九开关元件，包括第九控制端、第十七通路端和第十八通路端，其中，所述第九控制端连接至所述移位寄存单元的输出端，所述第十七通路端连接至所述第四节点，所述第十八通路端接收第二低电平信号。4.根据权利要求1所述的移位寄存单元，其特征在于，所述高电平信号为20V的高电平信号，所述第一时钟信号与所述第二时钟信号的高电平分别为15V。5.一种移位寄存器，包括多个级联的移位寄存单元，其特征在于，每个移位...

【专利技术属性】
技术研发人员：郑会龙，李亚，
申请(专利权)人：昆山龙腾光电有限公司，
类型：发明
国别省市：