本发明专利技术公开了一种栅极驱动单元及行栅极扫描驱动器及其驱动方法，栅极驱动单元由信号采集模块、升压模块、反相器模块、负压模块、内部输出模块及扫描输出模块构成，通过负压模块，栅极驱动单元仅需要单负电源便能正常工作，简化电路结构、缩小电路面积的同时，还能降低时钟跳变摆幅、降低电路功耗，此外输出模块采用直流驱动方式，能够降低动态功耗，提高响应速度。多级栅极驱动单元串联后并与对应的电源及时序控制模块相连接便构成了行栅极扫描驱动器，驱动器仅需3个驱动时钟便能实现栅驱动信号的移位输出，且所有时钟均为占空比33.3％的流水线式驱动时序，时序简单独立，避免出现竞争冒险、提升电路稳定性。
【技术实现步骤摘要】
【专利摘要】本专利技术公开了，栅极驱动单元由信号采集模块、升压模块、反相器模块、负压模块、内部输出模块及扫描输出模块构成，通过负压模块，栅极驱动单元仅需要单负电源便能正常工作，简化电路结构、缩小电路面积的同时，还能降低时钟跳变摆幅、降低电路功耗，此外输出模块采用直流驱动方式，能够降低动态功耗，提高响应速度。多级栅极驱动单元串联后并与对应的电源及时序控制模块相连接便构成了行栅极扫描驱动器，驱动器仅需3个驱动时钟便能实现栅驱动信号的移位输出，且所有时钟均为占空比33.3％的流水线式驱动时序，时序简单独立，避免出现竞争冒险、提升电路稳定性。【专利说明】
本专利技术涉及有源矩阵发光平板显示器的行栅极扫描领域，具体涉及。
技术介绍
传统的显示面板行栅极驱动电路需要专门的驱动芯片，通过工艺将芯片压接在玻璃基板上驱动像素电路。近年来，随着技术的发展，利用薄膜晶体管在显示面板中直接集成行栅极驱动电路来代替驱动芯片的行集成技术已成为当前研究的热门。行集成技术中使栅极驱动电路与像素电路集成在同一阵列，可以通过布局布线避免信号走线长度差异引起的时序混乱，提高信号质量;还可以减少基板面积，减少工艺步骤以降低成本。此外，对于中小尺寸显示屏，行集成技术能够极大缩短边框距离，实现窄边框以符合人们审美需求。杭集成技术还能够很好的解决传统芯片不能应用于柔性显示的难题。新型的氧化物薄膜晶体管器件因其优良的性能、简单的制造工艺成为了近年来热门研究对象，但氧化物薄膜晶体管是N型器件，具有负阈值电压的特性，若使用针对正阈值电压特性晶体管开发的行扫描电路，则会因氧化物薄膜晶体管不能彻底关闭而导致电路功耗剧增甚至无法正常工作。为了彻底关断氧化物薄膜晶体管，大多数新型的行扫描驱动电路内部会用到两个甚至两个以上的负电源，然而多负电源会让电路结构变得复杂，内部连线增加，电路面积增大，同时对各电源的要求也更为严苛。此外，大多数行扫描器都是利用了交流时钟信号去提供输出电流，而输出晶体管的寄生电容不仅会消耗可观的功耗，而且还会因为充放电而降低电路开关速度。
技术实现思路
为了克服现有技术存在的缺点与不足，本专利技术首要目的是提供一种栅极驱动单元及行栅极扫描驱动器。本专利技术的另一个目的是提供一种栅极驱动单元的驱动方法及行栅极扫描驱动器的驱动方法。本专利技术采用如下技术方案:—种栅极驱动单元，由信号采集模块、升压模块、反相器模块、负压模块、内部输出模块及扫描输出模块构成，所述栅极驱动单元的控制信号包括第一时钟输入口 IN_EN、第二时钟输入口 0UT_EN、第三时钟输入口 CLR、第一电源口 VDD、第二电源口 VSS、信号采集口 Cin、第一输出口 COUT及第二输出口 GOUT ；所述信号采集模块由第一及第二晶体管构成，第一晶体管Ml漏极与信号采集口Cin相连，其源极与第二晶体管M2的漏极相连，其栅极分别与第二晶体管M2的栅极及第一时钟输入口 IN_EN相连；所述升压模块由第六晶体管M6及第一存储电容Cl构成，第六晶体管M6的栅极与第一存储电容Cl的另一端及第二晶体管M2的源极相连，作为信号存储节点Q，第六晶体管M6的漏极与第二时钟输入口 OUT_EN相连，第六晶体管M6的源极与第一存储电容Cl的一端连接；所述反相器模块由第三晶体管M3及第九晶体管M9构成，第三晶体管M3漏极与第一电源口 VDD相连，第三晶体管M3的栅极与第三时钟输入口 CLR相连，第三晶体管M3的源极与第九晶体管M9的栅极相连，作为反相器模块的输出节点QB;第九晶体管M9的漏极与信号存储节点Q相连，第九晶体管M9的源极与第二电源口 VSS相连。负压模块由第四晶体管M4、第五晶体管M5、第七晶体管M7、第八晶体管M8及第二存储电容C2构成;所述第四晶体管M4的漏极及第二存储电容C2的一端均与反相器输出节点QB连接，所述第四晶体管M4的源极与第五晶体管M5的漏极相连，所述第四晶体管M4的栅极与第五晶体管M5的栅极、第七晶体管M7的栅极均与信号采集口 Cin相连;第五晶体管M5的源极与第二电源口 VSS相连;第七晶体管M7的漏极与第一电源口 VDD相连，第七晶体管M7的源极分别与第八晶体管M8的漏极及第二存储电容C2的另一端相连;第八晶体管M8的栅极与第二时钟输入口 0UT_EN相连，第八晶体管M8的源极与第二电源口 VSS相连内部输出模块由第十晶体管MlO及第^^一晶体管Mll构成，所述第十晶体管MlO的漏极与第一电源口 VDD相连，所述第十晶体管MlO的栅极与信号存储节点Q相连，第十晶体管Ml O的源极与第^^一晶体管Ml I的漏极均与第一输出口 COUT相连;第^^一晶体管Ml I的栅极与反相器输出节点QB相连，第^^一晶体管Mll的源极与第二电源口 VSS相连扫描输出模块由第十二晶体管M12及第十三晶体管M13构成，所述第十二晶体管M12的漏极与第一电源口 VDD相连，第十二晶体管M12的栅极与信号存储节点Q相连，第十二晶体管M12的源极与第十三晶体管M13的漏极均与第二输出口 GOUT相连;第十三晶体管M13的栅极与输出节点QB相连，第十三晶体管M13的源极与第二电源口 VDD相连。栅极驱动单元的晶体管均为N型薄膜晶体管。—种行栅极扫描驱动器，包括电源与时序控制模块及行栅极驱动阵列，其中电源与时序控制模块的输出信号为高电压VD、低电压VS、第一时钟CKl、第二时钟CK2、第三时钟CK3、触发时钟VI;所述行栅极驱动阵列由N级串联的行栅极驱动组构成，每个行栅极驱动组由第一栅极驱动单元、第二栅极驱动单元及第三栅极驱动单元构成，所述第一、第二及第三栅极驱动单元的控制信号均包括第一时钟输入口 IN_EN、第二时钟输入口 0UT_EN、第三时钟输入口CLR、第一电源口 VDD、第二电源口 VSS、信号采集口 Cin、第一输出口 COUT及第二输出口 GOUT。行栅极驱动阵列中，第一级行栅极驱动组中的第一栅极驱动单元的信号采集口Cin与电源与时序控制模块的触发时钟VI相连接；第K级行栅极驱动组中第一栅极驱动单元的信号采集口Cin与第K-1级行栅极驱动组中第三栅极驱动单元的第一输出口 COUT相连，第二栅极驱动单元的信号采集口 Cin与第一栅极驱动单元的第一输出口 COUT相连，第三栅极驱动单元的信号采集口 Cin与第二栅极驱动单元的第一输出口 COUT相连；每一级行栅极驱动组的第一栅极驱动单元的第一时钟输入口IN_EN、第二时钟输入口 0UT_EN、第三时钟输入口 CLR分别与电源与时序控制模块的第一时钟CK1、第二时钟CK2、第三时钟CK3相连；第二栅极驱动单元的第一时钟输入口 IN_EN、第二时钟输入口 0UT_EN及第三时钟输入口 CLR分别与电源与时序控制模块的第二时钟CK2、第三时钟CK3、第一时钟CKl相连；第三栅极驱动单元的第一时钟输入口 IN_EN、第二时钟输入口 0UT_EN及第三时钟输入口 CLR分别与电源与时序控制模块的第三时钟CK3、第一时钟CKl、第二时钟CK2相连。所述第一到第三时钟信号的高电平与高电压VD相等，所诉第一道第三时钟信号的低电平与低电压VS相等。一种栅极驱动单元的驱动方法，第一时钟输入口 IN_EN、第二时钟输入口 0UT_EN以及第三时钟输入口CLR所输本文档来自技高网...
【技术保护点】
一种栅极驱动单元，其特征在于，由信号采集模块、升压模块、反相器模块、负压模块、内部输出模块及扫描输出模块构成，所述栅极驱动单元的控制信号包括第一时钟输入口IN_EN、第二时钟输入口OUT_EN、第三时钟输入口CLR、第一电源口VDD、第二电源口VSS、信号采集口Cin、第一输出口COUT及第二输出口GOUT；所述信号采集模块由第一及第二晶体管构成，第一晶体管的漏极与信号采集口Cin相连，其源极与第二晶体管的漏极相连，其栅极分别与第二晶体管的栅极及第一时钟输入口IN_EN相连；所述升压模块由第六晶体管及第一存储电容构成，第六晶体管的栅极与第一存储电容的另一端及第二晶体管的源极相连，作为信号存储节点Q，第六晶体管的漏极与第二时钟输入口OUT_EN相连，第六晶体管的源极与第一存储电容的一端连接；所述反相器模块由第三晶体管及第九晶体管构成，第三晶体管的漏极与第一电源口VDD相连，第三晶体管的栅极与第三时钟输入口CLR相连，第三晶体管的源极与第九晶体管的栅极相连，作为反相器模块的输出节点QB；第九晶体管的漏极与信号存储节点Q相连，第九晶体管的源极与第二电源口VSS相连；负压模块由第四晶体管、第五晶体管、第七晶体管、第八晶体管及第二存储电容构成；所述第四晶体管的漏极及第二存储电容的一端均与反相器输出节点QB连接，所述第四晶体管的源极与第五晶体管的漏极相连，所述第四晶体管的栅极与第五晶体管的栅极、第七晶体管的栅极均与信号采集口Cin相连；第五晶体管的源极与第二电源口VSS相连；第七晶体管的漏极与第一电源口VDD相连，第七晶体管的源极分别与第八晶体管的漏极及第二存储电容的另一端相连；第八晶体管的栅极与第二时钟输入口OUT_EN相连，第八晶体管的源极与第二电源口VSS相连；内部输出模块由第十晶体管及第十一晶体管构成，所述第十晶体管的漏极与第一电源口VDD相连，所述第十晶体管的栅极与信号存储节点Q相连，第十晶体管的源极与第十一晶体管的漏极均与第一输出口COUT相连；第十一晶体管的栅极与反相器输出节点QB相连，第十一晶体管的源极与第二电源口VSS相连；扫描输出模块由第十二晶体管及第十三晶体管构成，所述第十二晶体管的漏极与第一电源口VDD相连，第十二晶体管的栅极与信号存储节点Q相连，第十二晶体管的源极与第十三晶体管的漏极均与第二输出口GOUT相连；第十三晶体管的栅极与输出节点QB相连，第十三晶体管的源极与第二电源口VDD相连。...
【技术特征摘要】
【专利技术属性】
技术研发人员：吴为敬，胡宇峰，李冠明，徐苗，王磊，彭俊彪，
申请(专利权)人：华南理工大学，
类型：发明
国别省市：广东;44
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