栅极集成驱动电路的反相器、栅极集成驱动器及驱动方法技术

本发明专利技术公开了栅极集成驱动电路的反相器，包括晶体管T1v～T5v和耦合电容C1v，T1v的第二电极和T3v的第二电极连接正电平VDD，T1v的栅极和第一电极均接T2v的第二电极、T3v的栅极、T5v的第一电极和C1v一端；T2v的栅极和T4v的栅极接控制信号，T5v的栅极和第二电极连接反馈信号RSTv，T2v的第一电极和T4v的第一电极接第一负电平，T3v和T4v的第二电极接C1v的另一端，形成反相器输出节点QBv。本发明专利技术还公开了包含上述反相器的栅极集成驱动电路及其驱动方法。本发明专利技术实现了低功耗，低噪声和良好的抗干扰能力，输出级上拉晶体管与反相器动作迅速，能够实现在较高频率下工作。

【技术实现步骤摘要】
栅极集成驱动电路的反相器、栅极集成驱动器及驱动方法
本专利技术涉及平板显示器的栅极驱动技术，特别涉及栅极集成驱动电路的反相器、栅极集成驱动器及驱动方法。
技术介绍
近年来，氧化物薄膜晶体管受到了极大的关注，其具备迁移率高，一致性好和电学性能稳定的特性，且制备成本较低。将栅极驱动电路集成在显示器上，有利于降低显示设备的成本，实现显示设备的轻薄和窄边框设计。但是只有N型氧化物薄膜晶体管能够使用于电路设计，并且其在栅源电压为零，源漏电压大于零时，不能完全关断，依然有漏电流通过。在栅极驱动电路中，提供输出级下拉晶体管控制信号的模块电路称为反相器。传统反相器由一个二极管接法的晶体管与一个大尺寸的下拉晶体管组成，传统反相器在输出低电平时存在大的直流回路，并且由于下拉晶体管上存在压降，使得反相器输出无法达到最低电平。而时钟控制反相器，由下拉晶体管与时钟控制的上拉晶体管组成，由于采用了时钟信号，所以会带来大的动态功耗，并且在时钟信号变低时，上拉晶体管会被完全关断，这时，对于采用氧化物TFTs的电路，下拉晶体管依然有漏电流流过，为了使反相器输出保持高电平，需要一个较大的电容进行电压的保持，这又增大了电路的面积。在栅极驱动电路中，时钟线越多，时钟线上的负载电容越大，频率越高，动态功耗就越大，并且如果时钟负载相差较大时，容易引起时钟漂移。由于电路保持低电平输出时间远远大于高电平输出时间，多时钟会增大电路噪声，使输出电压出现较大波动。
技术实现思路
本专利技术的目的之一在于提供一种栅极集成驱动电路的反相器，以克服上述栅极集成驱动电路中反相器模块的缺点与不足，并增强噪声抑制能力。本专利技术的目的之二在于提供包含上述反相器的栅极集成驱动器，实现低功耗，低噪声和良好的抗干扰能力，输出级上拉晶体管与反相器输出跳变较为迅速，能够实现在较高频率下工作。电路驱动原理简单，时钟控制线少，时序简单，电路结构简单，占用面积小。本专利技术的目的之三在于提供上述栅极集成驱动电路的驱动方法。本专利技术的目的通过以下技术方案实现：栅极集成驱动电路的反相器，包括晶体管T1v、T2v、T3v、T4v、T5v和耦合电容C1v，晶体管T1v的第二电极和T3v的第二电极连接正电平VDD，晶体管T1v的栅极和第一电极均接晶体管T2v的第二电极、晶体管T3v的栅极、晶体管T5v的第一电极和电容C1v一端；晶体管T2v的栅极和晶体管T4v的栅极接控制信号control，晶体管T5v的栅极和第二电极连接反馈信号RSTv，晶体管T2v的第一电极和晶体管T4v的第一电极接第一负电平VSSL，晶体管T3v的第一电极和T4v的第二电极接电容C1v的另一端，形成反相器输出节点QBv；所述第一电极为源极，第二电极为漏极；或者所述第二电极为源极，第一电极为漏极。所述晶体管均为N型的耗尽型薄膜晶体管。一种栅极集成驱动器，包括多级栅极驱动电路单元；本级栅极驱动电路单元的第一输出信号COUT作为下一级栅极驱动电路单元的输入控制信号VIH和上一级栅极驱动电路单元的反馈信号RST，第二输出信号OUT作为扫描线的驱动信号及下一级栅极驱动电路单元的输入信号VIL；每级栅极驱动电路单元包括晶体管T1～T18和耦合电容C1～C3，一个输入控制信号VIH，一个输入信号VIL，一个时钟信号CLK，一个反馈信号RST，一个初始化信号INIT，第一输出信号COUT，第二输出信号OUT，正电平VDD，第一负电平VSSL和第二负电平VSS；晶体管T1的栅极、晶体管T7的栅极、晶体管T9的栅极分别与输入控制信号VIH相连，晶体管T1的第二电极与输入信号VIL相连，晶体管T1的第一电极、晶体管T2的第二电极、晶体管T11的栅极和耦合电容C2一端相连构成节点Q，晶体管T2的第一电极与晶体管T3的第二电极、晶体管T4的第二电极相连构成节点B，晶体管T2的栅极、晶体管T3的栅极、晶体管T12的栅极、晶体管T14的栅极、晶体管T16的栅极、晶体管T8的第一电极、晶体管T9的第二电极、晶体管T10的第二电极和耦合电容C1一端相连，构成反相器输出节点QB；晶体管T5的第二电极、晶体管T8的第二电极、晶体管T13的第二电极、晶体管T15的第二电极、晶体管T18的第二电极分别与正电平VDD相接，晶体管T5的栅级、晶体管T5的第一电极、晶体管T6的第二电极、晶体管T7的第二电极、晶体管T8的栅极、晶体管T17的第一电极、晶体管T18的第一电极和耦合电容C1另一端相连接，构成节点A；晶体管T3的第一电极、晶体管T6的第一电极、晶体管T7的第一电极、晶体管T9的第一电极、晶体管T10的第一电极、晶体管T12的第一电极、晶体管T14的第一电极与第一负电平VSSL相连；晶体管T4的栅级、晶体管T4的第一电极、晶体管T6的栅极、晶体管T10的栅极、晶体管T13的栅极、晶体管T11的第一电极、晶体管T12的第二电极和耦合电容C2另一端相连，构成节点COUT；晶体管T11的第二电极与时钟信号CLK相连；晶体管T13的第一电极、晶体管T14的第二电极、晶体管T15的栅极和耦合电容C3一端相连构成节点DOUT；晶体管T15的第一电极和T16的第二电极相连构成节点OUT；晶体管T16的第一电极和第二负电平VSS相连；晶体管T17的栅极、第二电极和反馈信号RST相连；晶体管T18栅极与初始化信号INIT相连接；耦合电容C3的另一端与节点OUT连接；所述第一电极为源极，第二电极为漏极；或者所述第二电极为源极，第一电极为漏极。所述晶体管均为N型的耗尽型薄膜晶体管。每级栅极驱动电路单元的驱动方法包括以下步骤：初始化过程：INIT信号为高电平，正电源给A点充电到VDD，电荷储存在耦合电容C1之中，使晶体管T8打开，QB点随之被拉高到VDD，晶体管T2、T3、T12、T14和T16被打开，耦合电容C2通过晶体管T2、T3和T12放电，而耦合电容C3通过晶体管T14和T16放电，晶体管T11、T13、T15被关断，输出信号COUT和OUT分别被拉低到第一负电平VSSL和第二负电平VSS；信号写入阶段：时钟控制线CLK为低电平时，输入控制信号VIH和输入信号VIL为高电平时，晶体管T1、T7和T9导通，A点和QB点迅速被拉低至第一负电平VSSL，晶体管T2、T3、T12、T14和T16被关断，Q点开始被充电至VDD，电荷存储在耦合电容C2，输出信号COUT和OUT保持相对应的低电平；驱动信号输出阶段：输入控制信号VIH和输入信号VIL由高变低，由于输入控制信号的负电平比输入信号更低，所以晶体管T1被完全关断，晶体管T7和T9由于输入控制信号变低而关断，这时，时钟控制线CLK由低变高，由于耦合电容C2的自举作用，Q点电压上升得更高，节点COUT迅速变为VDD，B点电压上升，使得晶体管T2被完全关断，耦合电容C2的电荷得以保持，同时晶体管T6和T10被打开，节点QB继续保持在第一负电平；节点COUT电压的上升，使得晶体管T13被打开，DOUT点开始充电，当晶体管T15被打开的时候，OUT点产生高电平输出，同时，由于耦合电容C3的自举，节点DOUT上升到比VDD更高的电平，并且由于晶体管T13的栅源电压相等，DOUT点的电位在驱动信号输出阶段内能够得到保持，这时，OUT点输出的高电平达本文档来自技高网...

【技术保护点】
栅极集成驱动电路的反相器，其特征在于，包括晶体管T1v、T2v、T3v、T4v、T5v和耦合电容C1v，晶体管T1v的第二电极和T3v的第二电极连接正电平VDD，晶体管T1v的栅极和第一电极均接晶体管T2v的第二电极、晶体管T3v的栅极、晶体管T5v的第一电极和电容C1v一端；晶体管T2v的栅极和晶体管T4v的栅极接控制信号control，晶体管T5v的栅极和第二电极连接反馈信号RSTv，晶体管T2v的第一电极和晶体管T4v的第一电极接第一负电平VSSL，晶体管T3v和T4v的第二电极接电容C1v的另一端，形成反相器输出节点QBv；所述第一电极为源极，第二电极为漏极；或者所述第二电极为源极，第一电极为漏极。

【技术特征摘要】
1.一种栅极集成驱动器，其特征在于，包括多级栅极驱动电路单元；本级栅极驱动电路单元的第一输出信号COUT作为下一级栅极驱动电路单元的输入控制信号VIH和上一级栅极驱动电路单元的反馈信号RST，第二输出信号OUT作为扫描线的驱动信号及下一级栅极驱动电路单元的输入信号VIL；每级栅极驱动电路单元包括晶体管T1～T18和耦合电容C1～C3，一个输入控制信号VIH，一个输入信号VIL，一个时钟信号CLK，一个反馈信号RST，一个初始化信号INIT，第一输出信号COUT，第二输出信号OUT，正电平VDD，第一负电平VSSL和第二负电平VSS；晶体管T1的栅极、晶体管T7的栅极、晶体管T9的栅极分别与输入控制信号VIH相连，晶体管T1的第二电极与输入信号VIL相连，晶体管T1的第一电极、晶体管T2的第二电极、晶体管T11的栅极和耦合电容C2一端相连构成节点Q，晶体管T2的第一电极与晶体管T3的第二电极、晶体管T4的第二电极相连构成节点B，晶体管T2的栅极、晶体管T3的栅极、晶体管T12的栅极、晶体管T14的栅极、晶体管T16的栅极、晶体管T8的第一电极、晶体管T9的第二电极、晶体管T10的第二电极和耦合电容C1一端相连，构成反相器输出节点QB；晶体管T5的第二电极、晶体管T8的第二电极、晶体管T13的第二电极、晶体管T15的第二电极、晶体管T18的第二电极分别与正电平VDD相接，晶体管T5的栅级、晶体管T5的第一电极、晶体管T6的第二电极、晶体管T7的第二电极、晶体管T8的栅极、晶体管T17的第一电极、晶体管T18的第一电极和耦合电容C1另一端相连接，构成节点A；晶体管T3的第一电极、晶体管T6的第一电极、晶体管T7的第一电极、晶体管T9的第一电极、晶体管T10的第一电极、晶体管T12的第一电极、晶体管T14的第一电极与第一负电平VSSL相连；晶体管T4的栅级、晶体管T4的第一电极、晶体管T6的栅极、晶体管T10的栅极、晶体管T13的栅极、晶体管T11的第一电极、晶体管T12的第二电极和耦合电容C2另一端相连，构成节点COUT；晶体管T11的第二电极与时钟信号CLK相连；晶体管T13的第一电极、晶体管T14的第二电极、晶体管T15的栅极和耦合电容C3一端相连构成节点DOUT；晶体管T15的第一电极和T16的第二电极相连构成节点OUT；晶体管T16的第一电极和第二负电平VSS相连；晶体管T17的栅极、第二电极和反馈信号RST相连；晶体管T18栅极与初始化信号INIT相连接；耦合电容C3的另一端与节点OUT连接；所述第一电极为源极，第二电极为漏极；或者所述第二电极为源极，第一电极为漏极。2.根据权利要求1所述的栅极集成驱动器，其特征在于，所述晶体管均为N型的耗尽型薄膜晶体管。3.权利要求1或2所述的栅极集成驱动器的驱动方法，其特征在于，每级栅极驱动电路单元的驱动方法包括以下步骤：初始化过程：INIT信号为高电平，正电源给A点充电到VDD，电荷储存在耦合电容C1之中，使晶体管T8打开，QB点随之被拉高到VDD，晶体管T2、T3、T12、T14和T16被打开，耦合电容C2通过晶体管T2、T3和T12放电，而耦合电容C3通过晶体管T14和T16放电，晶体管T11、T13、T15被关断，输出信号COUT和OUT分别被拉低到第一负电平VSSL和第二负电平VSS；信号写入阶段：时钟信号CLK为低电平时，输入控制信号VIH和输入信号VIL为高电平时，晶体管T1、T7和T9导通，A点和QB点迅速被拉低至第一负电平VSSL，晶体管T2、T3、T12、T14和T16被关断，Q点开始被充电至VDD，电荷存储在耦合电容C2，输出信号COUT和OUT保持相对应的低电平；驱动信号输出阶段：输入控制信号VIH和输入信号VIL由高变低，由于输入控制信号的负电平比输入信号更低，所以晶体管T1被完全关断，晶体管T7和T9由于输入控制信号变低而关断，这时，时钟信号CLK由低变高，由于耦合电容C2的自举作用，Q点电压上升得更高，节点COUT迅速变为VDD，B点电压上升，使得晶体管T2被完全关断，耦合电容C2的电荷得以保持，同时晶体管T6和T10被打开，节点QB继续保持在第一负电平；节点COUT电压的上升，使得晶体管T13被打开，DOUT点开始充电，当晶体管T15被打开的时候，OUT点产生高电平输出，同时，由于耦合电容C3的自举，节点DOUT上升到比VDD更高的电平，并且由于晶体管T13的栅源电压相等，DOUT点的电位在驱动信号输出阶段内能够得到保持，这时，OUT点输出的高电平达到VDD，实现电路的全摆幅输出；下拉阶段：时钟信号CLK由高变低，本级栅极驱动电路单元的节点COUT也迅速被拉低至第一负电平，晶体管T4、T6、T10和T13迅速被关断，同时，由于下级栅极驱动电路单元的输出信号COUT由低变高，A点电压上升，电荷被存储在耦合电容C1中，晶体管T8被打开，QB点电压上升，由于耦合电容C1的自举，QB点电压也快速上升到接近VDD，这时晶体管T2、T3、T12、T14和T16被打开，节点Q、节点COUT和节点DOUT被下拉到第一负电平，节点OUT被下拉到第二负电平；低电平保持阶段：反馈信号RS...

【专利技术属性】
技术研发人员：吴为敬，黄长煜，姚若河，
申请(专利权)人：华南理工大学，
类型：发明
国别省市：广东;44