一种抗单粒子翻转的寄存器电路制造技术

本发明专利技术公开了一种抗单粒子翻转的寄存器电路，包括第一级主锁存器、第二级从锁存器、第一反相器和第二反相器。第一级主锁存器有2个数据输入，分别来自寄存器的数据输入di及寄存器的互补数据输入dib；第一级主锁存器有1个时钟输入ck；第一级主锁存器有2个数据输出，分别为锁存数据ql及互补的锁存数据qlb；第二级从锁存器有2个数据输入，分别来自第一级主锁存器的数据输出ql及互补的数据输出qlb；第二级从锁存器有1个时钟输入ck，来自寄存器的互补时钟输入ckn；第二级从锁存器有2个数据输出，分别为寄存器的寄存数据rq及互补的寄存数据rqb。利用本发明专利技术，显著增强了该寄存器的抗辐照性能。

【技术实现步骤摘要】

本专利技术涉及集成电路
，更具体地涉及一种抗单粒子翻转的寄存器电路。
技术介绍
在数字电路的世界里，电路的实现主要包括一系列的组合逻辑电路及时序逻辑电路，组合逻辑电路状态仅与当前的输入有关，时序逻辑电路一般均与当前时钟之前的输入有关。基于这些特点，数字电路中控制状态机的实现离不开时序逻辑电路，此外数字电路中常采用的流水线技术、时钟同步技术等均离不开时序逻辑电路，而时序逻辑电路中最重要的组成部分就是数据寄存器，因此在当今广泛应用的数字电路中，寄存器电路具有重要的意义。一般广泛使用的寄存器电路均由主从两级锁存器构成，基于锁存器结构的电路在空间、宇航等应用领域中，由于大量存在的高能粒子、宇宙射线等产生的辐射效应，将会对电路中的锁存器带来严重影响。如单粒子翻转等辐射效应，会造成锁存数据的翻转，由此破坏寄存器寄存的数据，且随着集成特征电路尺寸的不断减小，辐射效应对于寄存器电路的影响随之加重。为满足空间、宇航等应用领域的特殊需求，对寄存器电路的辐射加固设计变得非常重要。
技术实现思路
(一 )要解决的技术问题有鉴于此，本专利技术的主要目的在于提供一种抗单粒子翻转的寄存器电路，以提高寄存器的抗辐照性能。( 二 )技术方案 为达到上述目的，本专利技术提供了一种抗单粒子翻转的寄存器电路，该寄存器电路包括第一级主锁存器1、第二级从锁存器2、第一反相器3和第二反相器4，其中:第一级主锁存器I有2个数据输入，分别来自寄存器的数据输入di及寄存器的互补数据输入dib ;第一级主锁存器I有I个时钟输入ck ;第一级主锁存器I有2个数据输出，分别为锁存数据ql及互补的锁存数据qlb ；第二级从锁存器2有2个数据输入，分别来自第一级主锁存器I的数据输出ql及互补的数据输出qlb ;第二级从锁存器2有I个时钟输入ck，来自寄存器的互补时钟输入ckn ;第二级从锁存器2有2个数据输出，分别为寄存器的寄存数据rq及互补的寄存数据rqb ；第一反相器3的输入为寄存器的数据输入di,输出为寄存器的互补数据输入dib ；第二反相器4的输入为寄存器的时钟输入ck,输出为寄存器的互补时钟输入ckn。上述方案中，所述第一级主锁存器I与所述第二级从锁存器2结构相同，均包括第一差分串联电压开关逻辑单元10、第二差分串联电压开关逻辑单元20、第一 PMOS晶体管电阻108、第二 PMOS晶体管电阻109、第一传输管NMOS晶体管103和第二传输管NMOS晶体管203，其中:第一存取NMOS晶体管103连接于第一差分串联电压开关逻辑单元10，第二存取NMOS晶体管203连接于第二差分串联电压开关逻辑单元20，第一 PMOS晶体管电阻108和第二 PMOS晶体管电阻109并行地连接于第一差分串联电压开关逻辑单元10与第二差分串联电压开关逻辑单兀20之间,第一差分串联电压开关逻辑单兀10与第二差分串联电压开关逻辑单元20构成交叉耦合的锁存器。上述方案中，所述第一差分串联电压开关逻辑单元10包括第一输入PMOS晶体管104、第二输入PMOS晶体管106、第一负载NMOS晶体管105和第二负载NMOS晶体管107，其中:第一输入PMOS晶体管104的源端或漏端与第一负载NMOS晶体管105的源端或漏端相连，构成第一差分串联电压开关逻辑单兀的第一输出outlO ；第一负载NMOS晶体管105的栅端接第一差分串联电压开关逻辑单元的第二输出OUtll ;第二输入PMOS晶体管106的源端或漏端与第二负载NMOS晶体管107的源端或漏端相连，构成第一差分串联电压开关逻辑单元的第二输出outll ；第二负载NMOS晶体管107的栅端接第一差分串联电压开关逻辑单元的第一输出outlOo上述方案中，所述第一输入PMOS晶体管104的栅端为第一差分串联电压开关逻辑单元的第一输入inlO ;所述第二输入PMOS晶体管106的栅端为第一差分串联电压开关逻辑单元的第二输入inll。上述方案中，所述第二差分串联电压开关逻辑单元20包括第三输入PMOS晶体管204、第四输入PMOS晶体管206、第三负载NMOS晶体管205和第四负载NMOS晶体管207，其中:第三输入PMOS晶体管204的源端或漏端与第三负载NMOS晶体管205的源端或漏端相连，构成第二差分串联电压开关逻辑单元的第一输出q ;第三负载NMOS晶体管205的栅端接第二差分串联电压开关逻辑单元的第二输出qb ；第四输入PMOS晶体管206的源端或漏端与第四负载NMOS晶体管207的源端或漏端相连，构成第二差分串联电压开关逻辑单元的第二输出qb ;第四负载NMOS晶体管207的栅端接第二差分串联电压开关逻辑单元的第一输出q。上述方案中，所述第三输入PMOS晶体管204的栅端为第二差分串联电压开关逻辑单元的第一输入in20 ;所述第四输入PMOS晶体管206的栅端为第二差分串联电压开关逻辑单元的第二输入in21。上述方案中，所述第一PMOS晶体管电阻108的漏端或源端与第一差分串联电压开关逻辑单元的第一输出outlO相连，其栅端与电源地连接，其源端或漏端与第二差分串联电压开关逻辑单元的第一输入in20连接。上述方案中，所述第二PMOS晶体管电阻109的漏端或源端与第一差分串联电压开关逻辑单元的第二输出outll相连，其栅端与电源地连接，其源端或漏端与第二差分串联电压开关逻辑单元的第二输入in21连接。上述方案中，所述第一传输管NMOS晶体管103，其漏端或源端与第一差分串联电压开关逻辑单元的第一输入inlO相连，其栅极与时钟信号ck连接，其源端或漏端与数据输A d连接。上述方案中，所述第二传输管NMOS晶体管203，其漏端或源端与第一差分串联电压开关逻辑单元的第二输入inll相连，其栅极与时钟信号ck连接，源端或漏端与互补的数据输入db连接。(三)有益效果从上述技术方案可以看出，本专利技术提供的抗单粒子翻转的寄存器电路，基于两个辐射加固设计的锁存器构成，第一级主锁存器与第二级从锁存器结构相同，采用2个差分串联电压开关逻辑单元构成锁存器结构，总共4个锁存节点(outlO、outll、q、qb)，其中任何一个锁存节点都受其他2个锁存节点的控制。因此，当其中任意一个锁存节点在单粒子事件中发生翻转时，其他锁存节点发生翻转的概率大大降低，降低了锁存器单元在单粒子事件发生时发生数据翻转的可能性，进而大大提高寄存器的抗辐照性能。此外，2个差分串联电压开关逻辑单元之间插入的2个晶体管电阻，能进一步增大单粒子事件发生时晶体管电阻两端节点的耦合时间，进而进一步提高锁存器单元的抗辐照性能，因而能够进一步增强该寄存器的抗辐照性能。附图说明通过附图形象而详细地对上述
技术实现思路
进行描述，以使本专利技术的特点和优点变得更加清晰，这些附图包括:图1示出的是本专利技术提供抗单粒子翻转的寄存器电路的结构框图；图2示出的是图1所示寄存器电路中锁存器的电路图。具体实施例方式为使本专利技术的目的、技术方案和优点更加清楚明白，在下文中，通过参照附图，本专利技术实施例将被详细地描述。但是，本专利技术可以以许多不同的形式加以实施，并不应限定于这里给出的实例，该实例的提供是为了使本公开是彻底的和完整的，并且向熟悉本领域的人员全面地传达本专利技术的思想。如图1所示，图1是本专利技术提供抗单粒子翻转的寄存器电路的本文档来自技高网...

【技术保护点】
一种抗单粒子翻转的寄存器电路，其特征在于，该寄存器电路包括第一级主锁存器(1)、第二级从锁存器(2)、第一反相器(3)和第二反相器(4)，其中：第一级主锁存器(1)有2个数据输入，分别来自寄存器的数据输入di及寄存器的互补数据输入dib；第一级主锁存器(1)有1个时钟输入ck；第一级主锁存器(1)有2个数据输出，分别为锁存数据ql及互补的锁存数据qlb；第二级从锁存器(2)有2个数据输入，分别来自第一级主锁存器(1)的数据输出ql及互补的数据输出qlb；第二级从锁存器(2)有1个时钟输入ck，来自寄存器的互补时钟输入ckn；第二级从锁存器(2)有2个数据输出，分别为寄存器的寄存数据rq及互补的寄存数据rqb；第一反相器(3)的输入为寄存器的数据输入di，输出为寄存器的互补数据输入dib；第二反相器(4)的输入为寄存器的时钟输入ck，输出为寄存器的互补时钟输入ckn。

【技术特征摘要】
1.一种抗单粒子翻转的寄存器电路，其特征在于，该寄存器电路包括第一级主锁存器(I)、第二级从锁存器(2)、第一反相器(3)和第二反相器(4)，其中: 第一级主锁存器(I)有2个数据输入，分别来自寄存器的数据输入di及寄存器的互补数据输入dib ;第一级主锁存器(I)有I个时钟输入ck ;第一级主锁存器(I)有2个数据输出，分别为锁存数据ql及互补的锁存数据qlb ； 第二级从锁存器(2)有2个数据输入，分别来自第一级主锁存器(I)的数据输出ql及互补的数据输出qlb ;第二级从锁存器(2)有I个时钟输入ck，来自寄存器的互补时钟输入ckn ;第二级从锁存器(2)有2个数据输出，分别为寄存器的寄存数据rq及互补的寄存数据rqb ； 第一反相器(3)的输入为寄存器的数据输入di,输出为寄存器的互补数据输入dib ; 第二反相器(4)的输入为寄存器的时钟输入ck,输出为寄存器的互补时钟输入ckn。2.根据权利要求1所述的抗单粒子翻转的寄存器电路，其特征在于，所述第一级主锁存器(I)与所述第二级从锁存器(2)结构相同，均包括第一差分串联电压开关逻辑单元(10)、第二差分串联电压开关逻辑单元(20)、第一 PMOS晶体管电阻(108)、第二 PMOS晶体管电阻(109)、第一传输管N MOS晶体管(103)和第二传输管NMOS晶体管(203)，其中: 第一存取NMOS晶体管(103)连接于第一差分串联电压开关逻辑单元(10)，第二存取NMOS晶体管(203)连接于第二差分串联电压开关逻辑单元(20)，第一 PMOS晶体管电阻(108)和第二 PMOS晶体管电阻(109)并行地连接于第一差分串联电压开关逻辑单元(10)与第二差分串联电压开关逻辑单元(20)之间，第一差分串联电压开关逻辑单元(10)与第二差分串联电压开关逻辑单元(20)构成交叉耦合的锁存器。3.根据权利要求2所述的抗单粒子翻转的寄存器电路，其特征在于，所述第一差分串联电压开关逻辑单元(10)包括第一输入PMOS晶体管(104)、第二输入PMOS晶体管(106)、第一负载NMOS晶体管(105)和第二负载NMOS晶体管(107)，其中: 第一输入PMOS晶体管(104)的源端或漏端与第一负载NMOS晶体管(105)的源端或漏端相连，构成第一差分串联电压开关逻辑单兀的第一输出outlO ； 第一负载NMOS晶体管(105)的栅端接第一差分串联电压开关逻辑单元的第二输出OUtll ； 第二输入PMOS晶体管(106)的源端或漏端与第二负载NMOS晶体管(107)的源端或漏端相连，构成第一差分串联电压开关逻辑单元的第二输出outll ； 第二负载NM...

【专利技术属性】
技术研发人员：吴利华，于芳，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：