【技术实现步骤摘要】
【国外来华专利技术】
本专利技术一般涉及制造半导体芯片封装的工艺。更具体而言，本专利技术涉及用于组装包括叠层地排列的一组的芯片和相对于叠层成一定角度的斜坡组件的芯片封装的组装组件和技术。
技术介绍
包括叠层的半导体芯片或管芯的芯片封装与连接到印刷电路板的常规独立封装的芯片相比，可以提供显著更高的性能。这些芯片封装还提供某些优点，诸如下列能力:在叠层中的不同的芯片上使用不同的工艺以组合较高密度逻辑和存储器，以及使用较少的功率来传输数据。例如，实现动态随机存取存储器(DRAM)的芯片的叠层可以在基芯片中使用高金属层数(high-metal-layer-count)、高性能的逻辑工艺来实现输入/输出(I/O)和控制器功能，对于叠层的其余部分，可以使用一组较低的金属层数、DRAM专用的处理的芯片。如此，该组合的芯片集可以比下列各项具有更好的性能和较低的成本:使用DRAM工艺制造的包括I/O和控制器功能的单个芯片；使用逻辑工艺制造的包括存储器电路的单个芯片；和/或尝试使用单个工艺来制造逻辑和存储器物理结构。然而，难以组装包括叠层的半导体芯片的芯片封装。具体而言，现有的组装技术耗时且产量低(可能...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】2010.09.01 US 12/873,9451.一种组装组件，包括外壳，所述外壳包括第一阶梯台阶，其中，所述第一阶梯台阶包括垂直方向的一系列梯级， 其中，所述一系列梯级中的第一梯级之后的每一个梯级在水平方向中从所述一系列梯级中的紧邻的前面的梯级偏移第一偏移值， 其中，所述外壳被配置成与一组半导体管芯匹配，以便该组半导体管芯在垂直方向上成叠层地排列，所述垂直方向基本上垂直于所述垂直叠层中的第一半导体管芯，以及 其中，所述第一半导体管芯之后的每一个半导体管芯在水平方向与所述垂直叠层中的紧邻的前面的半导体管芯偏移第二偏移值，从而在所述垂直叠层的一边限定第二阶梯台阶。2.如权利要求1所述的组装组件，其中，所述第一阶梯台阶大致是所述第二阶梯台阶的镜像。3.如权利要求1所述的组装组件，其中，该组半导体管芯中的给定半导体管芯具有额定厚度；以及 其中，所述一系列梯级中的给定梯级的垂直位移大于所述额定厚度。4.如权利要求1所述的组装组件，其中，所述第一偏移值大于所述第二偏移值。5.如权利要求1所述的组装组件，其中，所述组装组件有利于芯片封装的组装，其中，斜坡组件以刚性机械方式耦合到所述半导体管芯， 其中，所述斜坡组件被定位在所述垂直叠层的一边上，以及 其中，所述斜坡组件大致平行于沿着所述第二阶梯台阶的方向，所述方向介于所述水平方向和所述垂直方向之间。6.如权利要求5所述的组装组件，其中，所述第一偏移值和所述第二偏移值是基于所述方向和用来以刚性机械方式将所述斜坡组件耦合到该组半导体管芯的焊料的额定厚度来确定的。7.如权利要求1所述的组装组件，其中，所述组装组件有利于该组半导体管芯的组装，使得在垂直方向上在该组半导体管芯上累积的位置误差小于与该组半导体管芯和所述半导体管芯之间的一组粘合剂层相关联的垂直误差的总和。8.如权利要求7所述的组装组件，其中，所述累积的位置误差与所述半导体管芯的厚度变化相关联。9.如权利要求7所述的组装组件，其中，所述累积的位置误差与该组粘合剂层的厚度变化相关联。10.如权利要求7所述的组装组件，其中，所述累积的位置误差与该组粘合剂层中的散热材料的厚度变化相关联。11.如权利要求1所述的组装组件，其中，所述组装组件有利于该组半导体管芯的组装，使得与所述半导体管芯的边缘变化相关联的最大位置误差小于预定义的值。12.一种用于组装芯片封装的方法，包括: 将半导体管芯的垂直叠层中的第一半导体管芯的边缘定位于外壳的垂直方向中第一阶梯台阶中的一系列梯 级中的第一梯级附近，其中，所述垂直方向基本上垂直于所述第一半导体管芯； 对所述第一半导体管芯的顶表面施加粘合剂层；将半导体管芯的所...
【专利技术属性】
技术研发人员：J·A·哈拉达，R·J·德罗斯特，D·C·道格拉斯，
申请(专利权)人：甲骨文国际公司，
类型：
国别省市：
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