输出驱动器、集成电路及系统技术方案

本申请涉及输出驱动器、集成电路及系统。集成电路包括输出驱动器，该输出驱动器包括输出端和接收电路，该接收电路包括连接在输出端和地之间的端接电阻器。输出驱动器包括第一NMOS晶体管和第二NMOS晶体管，第一NMOS晶体管被配置为响应于上拉信号将输出端的电压上拉到上拉电压，而第二NMOS晶体管被配置为响应于下拉信号将输出端的电压下拉到地电压。

【技术实现步骤摘要】

本专利技术概念的实施例涉及接口电路，并且更具体地，涉及使用N型金属氧化物半导体(NMOS)晶体管作为上拉驱动器(pul 1-up driver)的输出驱动器、具有该输出驱动器的设备、和/或接地端接(ground termination)。
技术介绍
传统的输出驱动器串联连接在电源线(power line)和地线(ground line)之间，并且包括用作上拉驱动器的PMOS晶体管和用作下拉驱动器(pull-down driver)的NMOS晶体管。由于P型金属氧化物半导体(PMOS)晶体管的载流子迁移率(carrier mobility)(例如空穴迁移率)小于NMOS晶体管的载流子迁移率(例如电子迁移率)，所以PMOS晶体管的大小可被设计为是NMOS晶体管的大小的2. 5倍。驱动PMOS晶体管的第一预驱动器的大小被设计为比驱动NMOS晶体管的第二预驱动器的大小更大。因此，在第一预驱动器中流动的电流量大于在第二预驱动器中流动的电流量。另夕卜，当电源电压被用作从输出驱动器传送输出信号的信道的端接(termination)时，由于NMOS晶体管在线性区域中操作，为了进行期望的数据信号传送(data signaling),应当增加在NMOS晶体管中流动的电流。
技术实现思路
本专利技术的实施例关注一种集成电路，该集成电路包括输出驱动器，该输出驱动器包括输出端和接收电路，该接收电路包括连接在输出端和地之间的端接电阻器。输出驱动器包括第一 NMOS晶体管和第二 NMOS晶体管,第一 NMOS晶体管被配置为响应于上拉信号将输出端的电压上拉到上拉电压，而第二 NMOS晶体管被配置为响应于下拉信号将输出端的电压下拉到地电压。接收电路还包括连接端接电阻器和地的开关，该开关响应于控制信号而被激活。集成电路还包括预驱动器电路，被配置为响应于启用信号和输出数据生成上拉信号和下拉信号，上拉信号和下拉信号彼此互补；感测放大器，被配置为响应于时钟信号而感测和放大通过输出端输入的输入数据；以及控制电路，被配置为解码命令，并根据解释结果控制启用信号的激活和时钟信号的传输之一。本专利技术概念的示例实施例指向一种系统，包括第一数据处理电路和第二数据处理电路，它们通过信道互相进行通信。第一数据处理电路包括具有连接到信道的第一输出端的第一输出驱动器。第一输出驱动器包括第一 NMOS晶体管和第二 NMOS晶体管,第一 NMOS晶体管被配置为将第一输出端的电压上拉到第一数据处理电路的上拉电压，而第二 NMOS晶体管被配置为将第一输出端的电压下拉到第一数据处理电路的地电压。第二数据处理电路包括连接在信道和第二数据处理电路的地之间的第一端接电阻器。第一数据处理电路还包括连接在信道和第一数据处理电路的地之间的第二端接电阻器。第二数据处理电路还包括具有连接到信道的第二输出端的第二输出驱动器。第二输出驱动器包括第三NMOS晶体管和第四NMOS晶体管，第三NMOS晶体管被配置为响应于第二上拉信号而将第二输出端的电压上拉到第二数据处理电路的上拉电压，而第四NMOS晶体管被配置为响应于第二下拉信号而将第二输出端的电压下拉到第二数据处理电路的地电压。根据示例实施例，所述系统是片上系统。根据另一个示例实施例，第一数据处理电路是使用串行通信协议的主机，而第二数据处理电路是使用串行通信协议的从设备。根据再一个示例实施例，所述系统是多芯片封装(mult1-chip package)。根据再一个示例实施例，所述系统还包括其中安装第一数据处理电路和第二数据处理电路的板(board)，并且所述系统是存储器模块。根据再一个示例实施例，所述系统还包括中央处理单元(CPU)，该CPU被配置为通过数据总线与第一数据处理电路和第二数据处理电路进行通信，并且所述系统是个人计算机(PC)。根据又一个示例实施例，所述系统包括被配置为传送光信号的信道。本专利技术概念的示例实施例指向一种数据处理方法，包括响应于第一数据生成彼此互补的上拉信号和下拉信号；并且通过选择性地使用响应于上拉信号操作的NMOS上拉晶体管和响应于下拉信号操作的NMOS下拉晶体管，而将第一数据传送到信道。数据处理方法还包括感测和放大输入到信道的第二数据，该信道经由端接电阻器端接到地。根据示例实施例，所述传送和放大中的每一个可以在单一设备中执行。根据另一个示例实施例，所述传送和放大中的每一个可以在不同设备中执行。本专利技术概念的另一个示例实施例指向数据处理方法，包括通过端接电阻器将数据通过其传送的信道端接到地，并处理经由信道传送的数据。根据本专利技术概念的示例实施例，包括输出端的输出驱动器包括第一 NMOS晶体管，第二 NMOS晶体管，以及预驱动器电路，第一 NMOS晶体管被配置为响应于上拉信号将输出端的电压上拉到上拉电压，第二 NMOS晶体管被配置为响应于下拉信号将输出端的电压下拉到地电压，预驱动器电路被配置为响应于时钟信号和数据生成彼此互补的上拉信号和下拉信号。根据示例实施例，输出驱动器还包括连接在输出端和数据缓冲器之间的电阻电路。第一 NMOS晶体管的阈值电压和第二 NMOS晶体管的阈值电压之间的差可以是50mv到 IOOmv0根据另一个示例实施例，输出驱动器还包括第三NMOS晶体管，其响应于上拉信号将输出端的电压上拉到上拉电压，而第一 NMOS晶体管的阈值电压和第三NMOS晶体管的阈值电压之间的差可以是50mv到lOOmv。根据再一个示例实施例，输出驱动器还包括第三NMOS晶体管，其被配置为响应于下拉信号将输出端的电压下拉到地电压，而第二 NMOS晶体管的阈值电压和第三NMOS晶体管的阈值电压之间的差可以是50mv到lOOmv。根据再一个示例实施例，输出驱动器还包括第三NMOS晶体管和第四NMOS晶体管，第三NMOS晶体管被配置为响应于上拉信号而将输出端的电压上拉到上拉电压，而第四NMOS晶体管被配置为响应于下拉信号而将输出端的电压下拉到地电压。第一 NMOS晶体管的阈值电压和第三匪OS晶体管的阈值电压之间的差是50mv到lOOmv，而第二 NMOS晶体管的阈值电压和第四NMOS晶体管的阈值电压之间的差是50mv到lOOmv。根据再一个示例实施例，输出驱动器还包括控制信号生成电路和第三NMOS晶体管，控制信号生成电路被配置为响应于时钟信号和下拉信号而生成控制信号，而第三NMOS晶体管被配置为响应于控制信号而将输出端的电压下拉到地电压。第一 NMOS晶体管的阈值电压和第二 NMOS晶体管的阈值电压之间的差是50mv到lOOmv，而第二 NMOS晶体管的阈值电压和第三NMOS晶体管的阈值电压之间的差是50mv到lOOmv。根据再一个示例实施例，输出驱动器还包括控制信号生成电路和第三NMOS晶体管，控制信号生成电路被配置为响应于时钟信号确定在每个时间点输入的下拉信号的相关性，并且基于确定结果生成控制信号，而第三匪OS晶体管被配置为响应于控制信号而将输出端的电压下拉到地电压。根据再一个示例实施例，输出驱动器还包括控制信号生成电路和第三NMOS晶体管，控制信号生成电路被配置为响应于时钟信号和上拉信号而生成控制信号，而第三NMOS晶体管被配置为响应于控制信号而将输出端的电压上拉到上拉电压。根据再一个示例实施例，输出驱动器还包括控制信号生成电路和第三本文档来自技高网...

【技术保护点】
一种集成电路（IC），包括：输出驱动器，包括：输出端；第一N型金属氧化物半导体（NMOS）晶体管，配置为响应于上拉信号，将输出端的电压上拉到上拉电压；第二NMOS晶体管，配置为响应于下拉信号，将输出端的电压下拉到地电压；以及接收电路，包括连接在输出端和地之间的端接电阻器。

【技术特征摘要】
2012.02.22 KR 10-2012-0017823;2011.10.24 US 61/551.一种集成电路(IC),包括 输出驱动器，包括 输出端； 第一 N型金属氧化物半导体(NMOS)晶体管，配置为响应于上拉信号，将输出端的电压上拉到上拉电压； 第二 NMOS晶体管，配置为响应于下拉信号，将输出端的电压下拉到地电压；以及 接收电路，包括连接在输出端和地之间的端接电阻器。2.如权利要求1所述的1C，其中，所述接收电路包括连接所述端接电阻器和地的开关，该开关响应于控制信号而激活。3.如权利要求1所述的1C，还包括 预驱动器电路，配置为响应于启用信号和响应于输出数据而输出上拉信号和下拉信号，所述上拉信号和下拉信号彼此互补； 感测放大器，配置为响应于时钟信号而感测和放大通过所述输出端输入的输入数据；以及 控制电路，配置为解码命令，并基于解码结果控制激活启用信号和传输时钟信号之一。4.一种系统,包括 第一数据处理电路，包括具有连接到信道的第一输出端的第一输出驱动器，和 第二数据处理电路，配置为经由所述信道与第一数据处理电路进行通信， 所述第一输出驱动器包括 第一 N型金属氧化物半导体(NMOS)晶体管，配置为响应于第一上拉信号，将第一输出端的电压上拉到第一数据处理电路的上拉电压，和 第二 NMOS晶体管，配置为响应于第一下拉信号，将第一输出端的电压下拉到第一数据处理电路的地电压， 所述第二数据处理电路包括连接在所述信道和第二数据处理电路的地之间的第一端接电阻器。5.如权利要求4所述的系统，其中 所述第一数据处理电路包括连接在所述信道和第一数据处理电路的地之间的第二端接电阻器， 所述第二数据处理电路还包括具有连接到所述信道的第二输出端的第二输出驱动器， 所述第二输出驱动器包括， 第三NMOS晶体管，配置为响应于第二上拉信号，将第二输出端的电压上拉到第二数据处理电路的上拉电压；以及 第四NMOS晶体管，配置为响应于第二下拉信号，将第二输出端的电压下拉到第二数据处理电路的地电压。6.如权利要求5所述的系统，其中 所述第一数据处理电路包括 第一预驱动器电路，配置为响应于第一输出数据而生成第一上拉信号和第一下拉信号，第一上拉信号和第一下拉信号彼此互补；以及 第一感测放大器，配置为响应于第一时钟信号感测和放大通过第一输出端输入的第一输入数据，并且 所述第二数据处理电路包括 第二预驱动器电路，配置为响应于第二输出数据而生成第二上拉信号和第二下拉信号，第二上拉信号和第二下拉信号彼此互补；以及 第二感测放大器，配置为响应于第二时钟信号感测和放大通过第二输出端输入的第二输入数据。7.如权利要求6所述的系统，其中，所述信...

【专利技术属性】
技术研发人员：文炳模，裵容撤，安民守，全英珍，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：