存储器访问控制装置及制造方法制造方法及图纸

有关本发明专利技术的存储器访问控制装置具备：位位置信息存储部，用来存储表示规定长度的位列中的1个以上的位位置的位位置信息；读出部，进行将比由逻辑地址指定的存储区域范围的位数多的位数的位列以规定长度单位从存储器读出的尝试；位列提取部，从通过读出部进行的读出的尝试从存储器取出的位列，以规定长度单位，提取由存储在位位置信息存储部中的位位置信息表示的位位置的位。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及存储器访问控制技术。
技术介绍
以往，有将多个半导体芯片层叠、封入到I个封装内的3维集成电路。在这样的3维集成电路中，层叠的半导体芯片间的连接例如如非专利文献I中记 载那样，通过称作微凸块(micro-bump)的凸块等实现。在通过凸块等进行的层叠半导体芯片间的连接中，由于需要高度的微细加工技 术，所以以一定比率发生连接不良。在3维集成电路中，如果在半导体芯片间连接中发生连接不良，则有可能因该连 接不良而发生不良状况。以往，作为即使在半导体芯片间的连接中发生连接不良、也提高避免因该连接不 良而发生的不良状况的可能性的技术，已知有例如专利文献I中记载的技术。该技术是在半导体芯片间的连接中发生了连接不良的情况下、提高未发生连接不 良的端子的数据转送速度、发送应由发生了连接不良的端子发送的数据的技术。现有技术文献专利文献专利文献1:日本特开2009 - 134573号公报非专利文献I J-S, Kim, et al.，Al. 2V12. 8GB/s2Gb Mobile Wide-1O DRAM with4xl28I/0s Using TSV-Based Stacking, pp. 496-497，Digest of ISSCC(2011).专利技术概要专利技术要解决的技术问题在层叠了逻辑芯片和存储器芯片的3维集成电路中，在想要利用专利文献I中记 载的技术的情况下，至少需要对存储器芯片中的接口电路附加如下电路(以下，称作“端子 分配变更电路”)，即该电路变更对于从存储区域读出的数据及向存储区域写入的数据的输 入输出端子的分配，上述逻辑芯片具有利用存储区域的母片(master)(例如，处理器、解码 器等)和控制从母片向存储区域的访问的存储器访问控制装置，上述存储器芯片具有由母 片利用的存储区域。但是，如果对存储器芯片中的接口电路附加端子分配变更电路，则该存储器芯片 变得比市场销售的标准规格的芯片昂贵。因此，3维集成电路的成本在使用了附加端子分配 变更电路的存储器芯片的情况下，比使用了标准规格的存储器芯片的情况高
技术实现思路
所以，本专利技术是鉴于这样的问题而做出的，目的是提供一种在将逻辑芯片和存储 器芯片层叠成的3维集成电路中、在作为存储器芯片而使用了不带有端子分配变更电路的 存储器芯片的情况下、即使因逻辑芯片与存储器芯片之间的连接不良等而只能接收从存储器芯片发送的位列中的一部分位列时、包含在逻辑芯片中的母片也能够利用存储器芯片的 存储器访问控制装置。用于解决技术问题的手段为了解决上述问题，有关本专利技术的存储器访问控制装置的特征在于，具备逻辑地 址受理部，受理对外部的存储器中的存储区域范围进行指定的逻辑地址；位位置信息存储 部，用来存储位位置信息，该位位置信息表示规定长度的位列中的I个以上的位位置；读 出部，基于由上述逻辑地址受理部受理到的逻辑地址，进行将位列以上述规定长度单位从 上述存储器读出的尝试，上述位列包括比由该逻辑地址指定的存储区域范围的位数多的位 数；位列提取部，从通过上述读出部进行的上述读出的尝试而从上述存储器取出的位列中， 以上述规定长度单位，提取由存储在上述位位置信息存储部中的位位置信息表示的位位置 的位；以及输出部，从由上述位列提取部提取出的I个以上的位列，生成由通过上述逻辑地 址受理部受理到的逻辑地址指定的存储区域范围的位数构成的位列并输出。专利技术效果根据具备上述结构的有关本专利技术的存储器访问控制装置，即使在因逻辑芯片与存 储器芯片之间的连接不良等而造成逻辑芯片仅能够接收从存储器芯片发送的位列中的一 部分位列时，也通过将表示该能够接收的位列的位位置的位位置信息存储到位位置信息存 储部中、将逻辑芯片中包含的母片利用的数据存储在存储器芯片的存储区域中的能够由不 受连接不良等的影响而接收的位列读出的存储区域中，从而母片能够利用存储器芯片。附图说明图1是示意地表示集成电路100的截面的剖视图。图2 Ca)是作为面向高性能的合格品的集成电路100的示意图，图2 (b)是作为 面向普及的合格品的集成电路100的示意图，图2 Ce)是作为不合格品的集成电路100的示意图。图3是存储器芯片102的主要的硬件的概要结构图。图4是表示存储器芯片102的逻辑地址的结构的结构图。图5是系统LSI芯片101的主要的硬件结构图。图6是外部存储器控制电路519的主要的功能结构图。图7 (a)是将数据读出的情况下的时序图之1，图7 (b)是将数据读出的情况下的 时序图之2。图8 Ca)是表示保存有“DTa”、“DTb”、“DTc”的区域的示意图，图8 (b)是表示保 存有“ DTa ”、“ DTb ”、“ DTc ”、“ DTd ”的区域的示意图。图9是表示在存在连接不良微凸块的情况下、数据线冗余补救部611中的输入数 据与输出数据的关系的示意图之I。图10是表示在存在连接不良微凸块的情况下、数据线冗余补救部611中的输入数 据与输出数据的关系的示意图之2。图11是表示在存在连接不良微凸块的情况下、R数据校准(alignment)缓存614 进行的处理的示意图。图12是表示在存在连接不良微凸块的情况下、W数据校准缓存器616进行的处理的示意图。图13是存储器命令调停处理的流程图。图14是存储器芯片控制处理的流程图之I。图15是存储器芯片控制处理的流程图之2。图16是集成电路100制造方法的流程图之I。图17是集成电路100制造方法的流程图之2。图18是系统LSI芯片1801的主要的硬件结构图。图19是外部存储器控制电路1819的主要的功能结构图。图20是自诊断处理的流程图。图21是外部存储器控制电路2119的主要的硬件结构图。图22是第2变形集成电路制造方法的流程图之I。图23是第2变形集成电路制造方法的流程图之2。图24是将数据读出的情况下的时序图。图 25 是表示保存有“DTaI ”、“DTc I ”、“DTb I ”、“ DTdI ”、“DTa2 ”、“DTc2，’的区域的示意图。图26是表示存储器芯片102的逻辑地址的结构的结构图。图27是将数据读出的情况下的时序图图 28 是表示保存有“DTaI ”、“DTa2 ”、“DTb I ”、“ DTb2 ”、“DTc I ”、“DTc2 ” 的区域的示意图。图29是表示存储器芯片102的逻辑地址的结构的结构图。图30是将数据读出的情况下的时序图。图 31 是表示保存有“ DTaI ”、“ DTb 1”、“ DTc 1”、“ DTd 1”、“ DTa2 ”、“ DTb2，’的区域的示意图。图32是表示存储器芯片102的逻辑地址的结构的结构图。图33是产品制造处理的流程图。图34是存储器访问控制装置3400的功能结构图。具体实施方式<实施方式1>< 概要 >以下，作为有关本专利技术的存储器访问控制装置的一例，对将系统LSI(Large Scale Integration)芯片和存储器芯片通过经由多个微凸块相互连接而层叠成的集成电路进行说明，其中系统LSI芯片具有利用存储区域的母片、控制从母片向存储区域的访问的存储器访问控制器，存储器芯片具有由母片利用的存储区域。该集成电路基于制造时的检查结果，在将系统LSI芯片与存储器芯片连接的多个微凸块中没有发本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2011.07.01 JP 2011-1472181.一种存储器访问控制装置，其特征在于，具备 逻辑地址受理部，受理对外部的存储器中的存储区域范围进行指定的逻辑地址；位位置信息存储部，用来存储位位置信息，该位位置信息表示规定长度的位列中的I个以上的位位置； 读出部，基于由上述逻辑地址受理部受理到的逻辑地址，进行将位列以上述规定长度单位从上述存储器读出的尝试，上述位列包括比由该逻辑地址指定的存储区域范围的位数多的位数； 位列提取部，从通过上述读出部进行的上述读出的尝试而从上述存储器取出的位列中，以上述规定长度单位，提取由存储在上述位位置信息存储部中的位位置信息表示的位位置的位；以及 输出部，从由上述位列提取部提取出的I个以上的位列，生成由通过上述逻辑地址受理部受理到的逻辑地址指定的存储区域范围的位数构成的位列并输出。2.如权利要求1所述的存储器访问控制装置，其特征在于，具备 位列受理部，受理用来向上述存储器写入的位列； 生成部，从由上述位列受理部受理到的位列，生成由比上述规定长度短的位长度构成的I个以上的修正位列； 位列扩展部，对由上述生成部生成的修正位列，通过分别在由存储在上述位位置信息存储部中的位位置信息表示的位位置中插入空位，扩展为上述规定长度的位列；以及 写入部，基于由上述逻辑地址受理部受理的逻辑地址，进行将通过上述位列扩展部扩展后的由I个以上的位列构成的位列、以上述规定长度单位向上述存储器写入的尝试。3.如权利要求2所述的存储器访问控制装置，其特征在于， 具备地址变换部，该地址变换部将由上述逻辑地址受理部受理到的逻辑地址，变换为指定比由该逻辑地址指定的存储区域范围的位数多的位数的上述存储器的存储区域范围的物理地址， 上述读出部对由通过上述地址变换部变换后的物理地址指定的存储区域范围进行上述读出的尝试， 上述写入部对由通过上述地址变换部变换后的物理地址指定的存储区域范围进行上述写入的尝试。4.如权利要求3所述的存储器访问控制装置，其特征在于， 上述位位置信息存储部存储的位位置信息是关于上述存储器访问控制装置与上述存储器的通信的不良状况的信息， 该存储器访问控制装置具备 不良状况检测部，通过进行有关上述存储器访问控制装置与上述存储器的通信的处理，检测有关上述存储器访问控制装置与上述存储器的通信的不良状况； 位位置信息更新部，在上述不良状况检测部检测到上述不良状况的情况下，根据该检测出的不良状况，将存储在上述位位置信息存储部中的上述位位置信息更新。5.如权利要求3所述的存储器访问控制装置，其特征在于， 上述存储器具有多个存储体存储区域， 上述地址变换部进行向上述物理地址的变换，以使由物理地址指定的存储区域横跨上述多个存储体存储区域中的至少2个存储体存储区域。6.如权利要求3所述的存储器访问控制装置，其特征在于， 上述地址变...

【专利技术属性】
技术研发人员：森本高志，桥本隆，
申请(专利权)人：松下电器产业株式会社，
类型：
国别省市：