鳍式双极结型晶体管制造技术

本实用新型专利技术提供了一种鳍式双极结型晶体管。根据一示例性实施方式，鳍式双极结型晶体管（BJT）包括宽集电极，其位于半导体衬底中。鳍式基极被置于宽集电极上方。此外，鳍式发射极和外延发射极被置于鳍式基极上方。鳍式BJT的窄基极-发射极结通过鳍式基极和鳍式发射极形成，以及外延发射极为鳍式BJT提供增强的电流传导性和减小的电阻。外延发射极可外延形成在鳍式发射极上，且可包括多晶硅。此外，鳍式基极和鳍式发射极各自可包括单晶硅。本实用新型专利技术提供了一种具有相比常规BJT改善后的性能的BJT，且该BJT的制造能与CMOS工艺结合。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术总体上属于半导体器件领域。更具体地，本技术涉及双极结型晶体管的制造。
技术介绍
双极结型晶体管(BJT)常被用于放大和开关应用中。因此，期望将BJT的制造结合到互补型金属氧化物半导体(CMOS)工艺中。采用BiCMOS (双极CMOS)工艺制造的常规BJT包括具有NPN或PNP掺杂结构的相邻掺杂半导体区。该相邻掺杂区包括发射极、基极和集电极。在BiCMOS工艺(本申请中也将其简称为“CMOS工艺”)中，常规BJT的制造与横向金属氧化物半导体场效应晶体管(MOSFET)的制造结合在一起。常规BJT的集电极可在衬底中形成。利用在衬底中形成横向MOSFET的阱(well)的步骤，常规BJT的基极可形成在集电极中。此外，利用在衬底中形成横向MOSFET的源极和漏极的步骤，常规BJT的发射极 可形成在基极中。然而，用CMOS工艺制造的常规BJT性能不佳，且因而不适于高性能应用。常规BJT性能不佳的一个原因是发射极一定要远小于基极。因此，常规BJT具有高发射极串联电阻和电流传导能力。常规BJT性能不佳的另一原因是其基极-发射极结未被良好定义。因此，常规BJT具有很高的基极漏电流。将期望提供一种能具有相比常规BJT改善后的性能的BJT。还将期望该BJT的制造能与CMOS工艺结合。
技术实现思路
提供了一种鳍式(fin-based)双极结型晶体管及制造方法。结合至少一个附图示出和/或描述了本技术的特征、优势和各种实施方式，并在权利要求中进行更完整描述。本技术提供了一种鳍式双极结型晶体管(BJT)，包括宽集电极，其位于半导体衬底中；鳍式基极，其被置于所述宽集电极上方；鳍式发射极和外延发射极，其被置于所述鳍式基极上方；其中，所述鳍式BJT的窄基极-发射极结通过所述鳍式基极和所述鳍式发射极形成，且其中，所述外延发射极为所述鳍式BJT提供增强的电流传导性。上述鳍式BJT中，所述外延发射极外延形成在所述鳍式发射极上。上述鳍式BJT包括位于所述鳍式基极以下的基极阱，其中，所述基极阱位于所述宽集电极中。上述鳍式BJT包括形成在所述宽集电极上方的介电层。上述鳍式BJT中，所述鳍式基极被置于所述介电层内和所述宽集电极上方。上述鳍式BJT中，所述外延发射极形成在所述介电层和所述鳍式基极上方。上述鳍式BJT中，所述介电层是浅沟槽隔离(STI)层。上述鳍式BJT中，所述鳍式基极和所述鳍式发射极与所述半导体衬底合并成一体且与所述半导体衬底连续。上述鳍式BJT中，所述鳍式基极和所述鳍式发射极包括单晶硅。上述鳍式BJT中，所述外延发射极包括多晶硅。附图说明图I示出了说明实施本技术的实施方式所采取的步骤的流程图。图2A示出了对应于图I流程图的初始步骤的包括根据本技术实施方式处理的晶片的一部分的截面图。图2B示出了对应于图I流程图的中间步骤的包括根据本技术实施方式处理 的晶片的一部分的截面图。图2C示出了对应于图I流程图的中间步骤的包括根据本技术实施方式处理的晶片的一部分的截面图。图2D示出了对应于图I流程图的中间步骤的包括根据本技术实施方式处理的晶片的一部分的截面图。图2E示出了对应于图I流程图的中间步骤的包括根据本技术实施方式处理的晶片的一部分的截面图。图2F示出了对应于图I流程图的最终步骤的包括根据本技术实施方式处理的晶片的一部分的截面图。图3示出了包括根据本技术实施方式的鳍式双极结型晶体管(BJT)的一部分的透视图。具体实施方式本技术针对一种鳍式双极结型晶体管及制造方法。以下描述包括关于实施本技术的具体信息。本领域技术人员将认识到，本技术可以不同于本申请中具体讨论的方式来实施。此外，为不使本技术模糊，本技术的一些具体细节不作讨论。本申请中的附图及其所附详细描述仅针对本技术的示例性实施方式。为保持简洁，本技术的其他实施方式未在本申请中具体描述，且也未由本附图具体示出。图I示出了说明根据本技术实施方式的方法的流程图。流程图100省略了一些对本领域一般技术人员而言是显而易见的细节和特征。例如，如本领域已知，一个步骤可由一个或多个子步骤组成或者可包括专用设备或材料。流程图100中显示的步骤170至180足以描述本技术的至少一种实施方式；然而，本技术的其他实施方式可能利用不同于流程图100所示的步骤。需要注意，流程图100所示的处理步骤是在晶片的一部分上进行的，该晶片在步骤170之前，除其他方面外，可包括半导体衬底，诸如硅衬底。该晶片(wafer,晶圆)在本申请中也可被称为半导体芯片(semiconductor die,半导体裸片)或简称芯片。此外，图2A至图2F中的结构270至280示出了分别执行流程图100的步骤170至180的结果。例如，结构270示出了在处理步骤170之后的半导体结构，结构272示出了在执行步骤172之后的结构270，结构274示出了在执行步骤174之后的结构272，以此类推。现参照图2A，图2A的结构270示出了在图I的流程图100的步骤170完成之后的包括衬底的结构。结构270包括半导体衬底202a、宽集电极202b和基极阱204。在结构270中，半导体衬底202a包括单晶半导体材料。例如，在本实施方式中，半导体衬底202a是硅衬底且包括单晶硅。如图2A所示，在本实施方式中，半导体衬底202a是P型衬底。需要注意，在其他实施方式中，半导体衬底202a是N型衬底，或者是无掺杂衬底。P型的宽集电极202b位于半导体衬底202a中。在一些实施方式中，宽集电极202b可包括半导体衬底202a的掺杂区，其可以是与半导体衬底202a相同的导电类型或不同的导电类型。然而，在本实施方式中，宽集电极202b与半导体衬底202a共享其导电性。参照图I中的步骤170和图2A中的结构270，流程图100的步骤170包括在位于半导体衬底202a中的宽集电极202b内形成基极阱204。例如，可通过向衬底202b中注入离子并进行注入退火以在衬底202b中扩散掺杂剂来形成基极阱204。如图2A所示，基极阱204在本实施方式中为N型阱，且可具有例如约200至约300纳米的深度。本实施方式与制造鳍式场效应晶体管(FET)(更具体地，P沟道鳍式FET)的CMOS工艺兼容。例如，步骤170也可被用于形成鳍式FET结构的N型阱(图2A中未示出)。参照图I中的步骤172和图2B中的结构272，流程图100的步骤172包括刻蚀基极阱204以形成鳍式基极206。例如，在一种实施方式中，掩模可被置于图2A中的结构270上方(图2B中未示出)。该掩模例如可以是包括氧化物和氮化物的硬掩模，且在刻蚀基极阱204时可被用于定义鳍式基极206。随后，该掩模可从鳍式基极206上去除。如图2B所示，在本实施方式中，刻蚀基极阱204以形成鳍式基极206的同时也刻蚀半导体衬底202a和宽集电极202b。鳍式基极206被置于宽集电极202b上方。基极阱204位于鳍式基极206以下，其中，基极阱204位于宽集电极202b中。在本实施方式中，基极阱204和鳍式基极206合起来像一个倒“T”，其透过宽集电极202b而延伸进图2B中。作为具体实例，鳍式基极206可以有例如范围可从约10纳米至约本文档来自技高网...

【技术保护点】
一种鳍式双极结型晶体管，包括：宽集电极，其位于半导体衬底中；鳍式基极，其被置于所述宽集电极上方；鳍式发射极和外延发射极，其被置于所述鳍式基极上方；其中，所述鳍式双极结型晶体管的窄基极?发射极结通过所述鳍式基极和所述鳍式发射极形成，且其中，所述外延发射极为所述鳍式双极结型晶体管提供增强的电流传导性。

【技术特征摘要】
2011.09.27 US 13/246,7101.一种鳍式双极结型晶体管，包括 宽集电极，其位于半导体衬底中； 鳍式基极，其被置于所述宽集电极上方； 鳍式发射极和外延发射极，其被置于所述鳍式基极上方； 其中，所述鳍式双极结型晶体管的窄基极-发射极结通过所述鳍式基极和所述鳍式发射极形成，且其中，所述外延发射极为所述鳍式双极结型晶体管提供增强的电流传导性。2.根据权利要求I所述的鳍式双极结型晶体管，其中，所述外延发射极外延形成在所述鳍式发射极上。3.根据权利要求I所述的鳍式双极结型晶体管，包括位于所述鳍式基极以下的基极阱，其中，所述基极阱位于所述宽集电极中。4.根据权利要求...

【专利技术属性】
技术研发人员：夏维，陈向东，
申请(专利权)人：美国博通公司，
类型：实用新型
国别省市：