多重直径纳米线场效晶体管的生成制造技术

本发明专利技术提供一种修改具有设置在绝缘体上的半导体的晶片的方法，所述方法包括以下步骤：分别在第一和第二晶片区域处形成在每个端部处连接至半导体衬垫的第一和第二纳米线沟道，其中第二纳米线沟道侧壁比第一纳米线沟道侧壁相对于所述半导体的晶面更加错位；以及朝向所述侧壁与所述晶面之间的对准状态转移所述半导体，以使所述第一和第二纳米线沟道之间的厚度差反映所述第二纳米线沟道侧壁的更大错位。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的方面涉及对生成多重直径纳米线场效晶体管的方法。
技术介绍
作为未来互补金氧半导体(CMOS)部件设计的选择，纳米线FET正在引起人们相当大的关注。虽然正在取得进展，但仍将考虑若干关键问题。在这些问题中，ー个特定问题为将要求纳米线FET器件提供具有不同驱动电流強度和/或不同阈值电压(Vt)的器件。尽管当前存在对提供具有不同驱动电流強度和/或不同阈值电压的器件的问题的解决方案，但该解决方案通常依赖于通过相应地调制栅极功函数来调制器件的阈值电压。因此，此解决方案倾向于具有相对困难且成本高昂的エ艺集成操作以及，附加地，该解决方案倾向于存在变化问题。
技术实现思路
根据本专利技术的方面，本专利技术提供ー种修改具有设置在绝缘体上的半导体的晶片的方法，该方法包括以下步骤分别在第一和第二晶片区域处形成在每个端部处连接至半导体衬垫的第一和第二纳米线沟道，其中第二纳米线沟道侧壁比第一纳米线沟道侧壁相对于所述半导体的晶面更大程度地错位(misaligned);以及朝向所述第一和第二纳米线沟道的侧壁与所述晶面之间的对准状态从所述第一和第二纳米线沟道转移半导体材料，以使在所述转移之后所述第一和第二纳米线沟道之间的厚度差反映所述第二纳米线沟道侧壁的更大错位。根据本专利技术的方面，本专利技术提供ー种修改具有设置在绝缘体上的半导体的晶片的方法，该方法包括以下步骤分别在第一和第二晶片区域处形成在每个端部处连接至半导体衬垫的第一和第二纳米线沟道，其中第一纳米线沟道侧壁的特征在于具有相对于所述半导体的晶面的第一对准度，且第二纳米线沟道侧壁的特征在于具有相对于所述晶面的第二对准度，所述第二对准度不同于所述第一对准度，以及朝向所述侧壁与所述晶面之间的对准状态促使半导体材料从所述第一和第二纳米线沟道转移，以使在转移之后在所述第一和第二纳米线沟道之间的厚度差根据所述第一和第二对准度差异。根据本专利技术的方面，本专利技术提供ー种修改具有设置在绝缘体上的半导体的晶片的方法，该方法包括以下步骤在所述晶片的第一区域中形成由纳米线沟道连接的半导体衬垫对，所述纳米线沟道具有沿所述半导体的{110}晶面定向的长轴以及基本上平行于所述半导体的{110}面中的一个的侧壁；在所述晶片的第二区域中形成由纳米线沟道连接的半导体衬垫对，所述纳米线沟道具有相对于所述半导体的{110}晶面成一角度的长轴以及相似地相对于所述半导体的{110}面成角度的侧壁；以及再定向所述第二区域的所述纳米线沟道，以通过将半导体材料从所述纳米线沟道扩散至所述衬垫，使得所述第二区域中的所述纳米线沟道与处于所述第一区域的纳米线沟道相比被减薄而形成平行于所述半导体的{110}面的侧壁。根据本专利技术的另一方面，本专利技术提供一种晶片，该晶片包括衬底；掩埋氧化物(BOX)层，其设置在所述衬底上；以及绝缘体上硅(SOI)结构，其设置在第一和第二区域处的所述BOX层上，在每个区域处的所述SOI结构具有通过在其中形成的各纳米线沟道连接的各SOI衬垫对，处于所述区域中的ー个的所述SOI衬垫和所述纳米线沟道比处于所述区域中的另ー个的所述SOI衬垫和所述纳米线沟道相对于所述SOI的{110}面更加错位。附图说明被视为本专利技术的主题在本专利说明书结束处的权利要求中被特别指出且明确主张。结合附图，本专利技术的前述及其他方面、特征结构及优点将从以上详细描述显而易见，其中图I为在第一和第二区域处具有限定于其上的纳米线沟道的图I的晶片的透视图；图2为图1的纳米线沟道的尺寸的平面图；图3为具有限定于其上的再成形纳米线的图I的晶片的透视图；图4为具有栅极结构的再成形纳米线的透视图；以及图5包括具有不同厚度的纳米线的截面图。具体实施例方式本文经由关于硅(Si)纳米线及Si处理的描述提供支撑例如环绕栅极(GAA)纳米线场效晶体管(FET)的结构以及用于制造该晶体管的方法。然而，本技术亦可由诸如例如锗(Ge)的其他半导体材料实施。当使用非含Si半导体时，本教导的处理步骤类似于且适合于所用的特定半导体。因此，诸如Si、硅锗(SiGe)、Si/SiGe、碳化硅(SiC)或碳化硅锗(SiGeC)的含Si半导体材料的使用仅理解为示例性的。參看图I及图2，提供晶片1，且其包括Si衬底101、掩埋氧化物(BOX)层102及绝缘体上硅(SOI)层103。晶片I可使用诸如注氧隔离(SMOX)或晶片接合(例如SmartCut )的方法制造。此晶片制造技术为本领域技术人员公知，因此本文不再进一歩描述。亦可以本领域所已知的其他SOI衬底取代本文所述的BOX上SOI配置，且其将在本教导的范围内。晶片I至少具有建立于其上的第一区域10及第ニ区域20。SOI衬垫对103A及将其连接的纳米线沟道104可被构图为处于第一区域10及第ニ区域20的SOI层103中，以在各区域中形成例如梯状结构。纳米线沟道104及SOI衬垫103A的构图可经由光刻(例如光或电子束)及随后的反应离子蚀刻(RIE)或经由侧壁转移技术达成。此构图技术为本领域技术人员公知。处于第一区域10及第ニ区域20的SOI层103最初各自由具有相似厚度的相似部件形成。然而，如图I及图2所示，处于第一区域10的SOI衬垫103A及纳米线沟道104经形成为具有基本上平行于和/或对准于例如半导体的{110}晶面中的一者的侧壁，虽然其他平面參考坐标系是可能的。即，纳米线沟道104中的每ー者的主(长)轴沿半导体的{110}晶面的方向定向。另ー方面，处于第二区域20的SOI衬垫103A及纳米线沟道104经形成为具有相对于{110}晶面成角度α和/或以角度α错位的侧壁，其中纳米线沟道104的主(长)轴亦相对于{110}晶面以角度α错位。例如，第一区域10中的纳米线沟道104可经构图以具有平行于{110}面的侧壁及平行于{100}面的顶面，而第二区域20中的纳米线沟道104将具有相对于{110}晶面以一角度(诸如α=1度)错位的侧壁及平行于{100}面的顶面。在第二区域20的纳米线沟道104成角度和/或错位的情况下，如上所述，对第一区域10及第ニ区域20两者进行的减薄操作(例如纳米线沟道104的退火)将倾向于在第二区域20处比在第一区域10处具有更大的减薄效果。此状况由于处于第二区域20的SOI层103的偏移结晶取向使得在第二区域20的SOI层103比第一区域10的SOI层103对减薄操作的效果更为敏感。该减薄操作倾向于通过将半导体材料自纳米线沟道104扩散至SOI衬垫103Α再定向第二区域20的纳米线沟道104，以形成平行于{110}晶面的侧壁。此举具有第二区域20中的纳米线沟道104在再定向之后比第一区域10的沟道变得更薄的效果。第二区域20的SOI层103被减薄超过第一区域10的SOI层103的程度可通过增加或减少第一区域10及第ニ区域20的侧壁的相对错位来控制。例如，处于第一区域10的纳米线沟道104的侧壁可相对于该半导体的{110}晶面对准，或仅以ー小角度α错位。同 时，处于第二区域20的纳米线沟道104的侧壁可相对于该半导体的{110}晶面以一相对大角度α有意错位。此处，第一区域10及第ニ区域20的侧壁的相对错位越大，则在该第二区域20处的减薄程度越大。确实，參看图2，了解到该角度的倾斜越大，则产生的再成形纳米线108将越薄，本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：J·斯雷特，S·邦萨伦提普，G·科恩，
申请(专利权)人：国际商业机器公司，
类型：
国别省市：