半导体结构及其制造方法技术

本发明专利技术涉及半导体结构及其制造方法。一种半导体结构包括：半导体基底；依次形成在半导体基底上的第一绝缘材料层、第一导电材料层、第二绝缘材料层、第二导电材料层、绝缘埋层；结合在绝缘埋层上的半导体层；形成在半导体层上的晶体管，晶体管的沟道区均形成于半导体层中且均具有由第二导电材料层构成的背栅；覆盖半导体层以及晶体管的介质层；用于至少将每一个晶体管与相邻晶体管电隔离的隔离结构，隔离结构的顶部与半导体层的上表面齐平或略高，且底部位于第二绝缘材料层中；以及贯穿介质层并向下延伸到第一导电材料层中的导电接触。

【技术实现步骤摘要】

本专利技术涉及半导体制造
，更具体地涉及。
技术介绍
通常，集成电路(IC)包含形成在衬底上的NMOS (η型金属-氧化物-半导体)晶体管和PMOS (P型金属-氧化物-半导体)晶体管的组合。为了提高超大规模集成电路的效率并降低其制造成本，持续的趋势是减小器件的特征尺寸，尤其是栅电极的长度。然而，栅电极长度的减小会导致短沟道效应，从而降低半导体器件和整个集成电路的性能。SOI (绝缘体上硅)技术是在顶层硅和背衬底之间引入了一层埋氧化层(BOX)。由于埋氧化层的存在，实现了集成电路中元器件之间的完全的介质隔离，因此SOI-CMOS集成电路从本质上避免了体硅CMOS电路中的寄生闩锁效应。而完全耗尽型SOI器件的短沟道效·应较小，能自然形成浅结，泄露电流较小。因此，具有超薄SOI和双栅的全耗尽S0I-M0SFET吸引了广泛关注。为了调整阈值电压和抑制短沟道效应，在S0I-M0SFET器件中的超薄氧化物埋层下形成接地层(ground plane，有时该层也用于接半导体层)，并对该接地层进行低电阻化从而形成晶体管的背栅结构。然而，根据传统方法，为了将NMOSFET和PMOSFET的接地本文档来自技高网...

【技术保护点】
一种半导体结构，包括：半导体基底；在所述半导体基底上的第一绝缘材料层；在所述第一绝缘材料层上的第一导电材料层；在所述第一导电材料层上的第二绝缘材料层；在所述第二绝缘材料层上的第二导电材料层；在所述第二导电材料层上的绝缘埋层；在所述绝缘埋层上的半导体层；形成在所述半导体层上的晶体管，所述晶体管至少包括第一组晶体管和第二组晶体管，所述晶体管的沟道区均形成于所述半导体层中且均具有由所述第二导电材料层构成的背栅；覆盖所述半导体层以及所述晶体管的介质层；用于至少将每一个晶体管与相邻晶体管电隔离的隔离结构，所述隔离结构的顶部与所述半导体层的上表面齐平或略高，且底部位于所述第二绝缘材料层中；以及贯穿所述介质...

【技术特征摘要】

【专利技术属性】
技术研发人员：朱慧珑，尹海洲，骆志炯，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：