一种低压带隙电压基准电路制造技术

本实用新型专利技术公开了一种低压带隙电压基准电路，包括：接收运放的输出信号，提供电流给两条双极结型晶体管(BJT)支路的电流镜；差分输入两条BJT支路上端的电压，产生输出信号给所述电流镜，利用深度负反馈使两条BJT支路上端的电压相等的运放，所述运放为NMOS输入对结构；自适应调整两条BJT支路中共基极BJT的基极电压的自适应调整电路；根据共基极BJT的基极电压，控制自身支路的电流的两条BJT支路；镜像产生Bandgap电压基准电路的输出电压的Bandgap输出电路；通过本实用新型专利技术的方案，能够减使该Bandgap电压基准电路能够在较低的输入电压下工作。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及电压基准源技术，尤其涉及一种低压带隙(Bandgap)电压基准电路。
技术介绍
电压基准源作为一个基本的单元电路，在数/模(D/A)、模/数(A/D)转换器和SDRAM等电路中占有极其重要的地位。在众多类型的电压基准源中，Bandgap电压基准电路应用最为广泛。传统的Bandgap电压基准电路一般有图I和图2所示的两种结构，图I中，P型-金属-氧化物-半导体(PMOS，P-Mental-Oxide-Semiconductor) Pl I、PM0SP12、PM0S P13 构成共源共栅的电流镜，用于镜像彼此电路上的电流，PM0SP14、PM0S P15、PM0S P16构成串叠式(cascode)电路，运算放大器(以下简称运放)OPl的正输入端连接PMOS P15的漏极，电阻Rll的一端，负输入端连接PMOS P16的漏极和PNP M2的发射极，输出端连接PMOS P12和PMOSP13的栅极，电阻Rll的另一端连接PNP Ml的发射极，PNP Ml的基极与PNPM2的基极连接在一起，并接地，PNP Ml和PNP M2的集电极均接地，PMOS P14的漏极作为输出端，输出电压为VBG，并连接电阻R12的一端，电阻R12的另一端连接PNP M3的发射极，PNP M3的基极和集电极均接地。图I所示的Bandgap电压基准电路，运放OPl的正、负输入端的电压相同，所述PNP M2 一般为多个PNP并联，所述运放OPl采用PMOS输入对结构，运放OPl正常工作所需最小的输入电压VCC= I Vbe I+ I Vgs I+ I Vds |，其中，IVbeI为PNP M2的发射极-基极电压，|Vgs|为运放OPl中PMOS输入对的源极-栅极电压，|Vds|为运放OPl中PMOS输入对的源极-漏极电压，由于IVgsI电压较大，导致VCC电压较大，一般最小也需要2V左右。图2中，PMOS P2UPMOS P22、PM0S P23构成共源共栅的电流镜，用于镜像彼此电路上的电流，PMOS P24、PM0S P25、PM0S P26构成串叠式(cascode)电路，运算放大器(以下简称运放)0P2的正输入端通过电阻R23连接PNP M4和PNP M5的基极，并通过电阻R21连接PMOS P25的漏极，负输入端通过电阻R24连接PNP M4和PNP M5的基极，并通过电阻R22连接PMOS P26的漏极和PNP M5的发射极，输出端连接PMOS P22和PMOS P23的栅极，电阻R25的一端连接PMOS P25的漏极，另一端连接PNP M4的发射极，PNP M4的基极与PNP M5的基极连接在一起，并接地，PNP M4和PNP M5的集电极均接地，PMOS P24的漏极作为输出端，输出电压为VBG，并连接电阻R26的一端，电阻R26的另一端接地。图2所示的Bandgap电压基准电路，运放0P2的正、负输入端的电压相同，电阻R21与电阻R23的阻值比等于电阻R22与电阻R24的阻值比，如电阻R21可以是两个电阻R22串联，电阻R23可以是两个电阻R24串联，等等；所述运放0P2采用PMOS输入对结构，运放0P2正常工作所需最小的输入电压较小，但由于电阻R21与电阻R22的存在，放大了运放0P2的偏差(offset)，不利于应用。
技术实现思路
为解决现有技术中的问题，本技术的主要目的在于提供一种低压Bandgap电压基准电路。为达到上述目的，本技术的技术方案是这样实现的本技术提供的一种低压Bandgap电压基准电路，该电路包括接收运放的输出信号，提供电流给两条双极结型晶体管(BJT, BipolarJunctionTransistor)支路的电流镜；差分输入两条BJT支路上端的电压，产生输出信号给所述电流镜，利用深度负反馈使两条BJT支路上端的电压相等的运放，所述运放为N型-金属-氧化物-半导体(NMOS)输入对结构； 根据运放中NMOS输入对的工作情况自适应调整两条BJT支路中共基极BJT的基极电压的自适应调整电路；根据共基极BJT的基极电压，控制自身支路的电流，保证所述运放正常工作的两条BJT支路；镜像产生Bandgap电压基准电路的输出电压的Bandgap输出电路。上述方案中，所述运放、和/或电流镜、和/或Bandgap输出电路、和/或自适应调整电路中还包括串叠式(cascode)电路。本技术提供的低压Bandgap电压基准电路,将两条BJT, Bipolar JunctionTransistor支路差分输入到采用NMOS输入对结构的运放，所述运放输出端连接电流镜，利用深度负反馈使两条BJT支路上端的电压相等；根据运放中NMOS输入对的工作情况自适应调整两条BJT支路中共基极BJT的基极电压，控制两条BJT支路的电流，保证所述运放正常工作；镜像产生Bandgap电压基准电路的输出电压；如此，能够减小Bandgap电压基准电路的输入电压，使该Bandgap电压基准电路能够在较低的输入电压下工作，并且避免了运放的offset被放大。附图说明图I为现有技术中提供的一种Bandgap电压基准电路的连接不意图；图2为现有技术中提供的另一种Bandgap电压基准电路的连接不意图；图3为本技术实施例提供的Bandgap电压基准电路的结构示意图；图4为本技术实施例提供的Bandgap电压基准电路的连接不意图；图5为本技术又一实施例提供的Bandgap电压基准电路的连接不意图；图6为本技术实施例提供的Bandgap电压基准电路的实现方法流程示意图；图7为本技术实施例的Bandgap电压基准电路的输出电压随温度变化的测试结果示意图。具体实施方式本技术的基本思想是将两条BJT支路上端的电压差分输入到采用NMOS输入对结构的运放，所述运放输出端连接电流镜，利用深度负反馈使两条BJT支路上端的电压相等；根据运放中NMOS输入对的工作情况自适应调整两条BJT支路中共基极BJT的基极电压，控制两条BJT支路的电流，保证所述运放正常工作。下面通过附图及具体实施例对本技术做进一步的详细说明。本技术实施例实现一种低压Bandgap电压基准电路，如图3所示，该电路包括电流镜、采用NMOS输入对结构的运放、Bandgap输出电路、自适应调整电路、两条BJT支路;其中，所述电流镜，配置为接收运放的输出信号，提供电流给两条BJT支路；所述运放，配置为差分输入两条BJT支路上端的电压，传输输出信号给所述电流镜，利用深度负反馈使两条BJT支路上端的电压相等；所述自适应调整电路，配置为根据运放中NMOS输入对的工作情况自适应调整两条BJT支路中共基极BJT的基极电压；·所述两条BJT支路，配置为根据共基极BJT的基极电压，控制自身支路的电流，保证所述运放正常工作；所述Bandgap输出电路,配置为镜像产生Bandgap电压基准电路的输出电压；所述共基极BJT —般为共基极的PNP ；如图4所示的Bandgap电压基准电路，在图4中不示出自适应调整电路，其中，所述电流镜由共源共栅的PMOS P42和PMOS P43构成；所述两条BJT支路中左边支路包括电阻R41和PNP M6，其中，电阻R41的本文档来自技高网...

【技术保护点】
一种低压带隙(Bandgap)电压基准电路，其特征在于，该电路包括：接收运放的输出信号，提供电流给两条双极结型晶体管(BJT)支路的电流镜；差分输入两条BJT支路上端的电压，产生输出信号给所述电流镜，利用深度负反馈使两条BJT支路上端的电压相等的运放，所述运放为N型？金属？氧化物？半导体(NMOS)输入对结构；根据运放中NMOS输入对的工作情况自适应调整两条BJT支路中共基极BJT的基极电压的自适应调整电路；根据共基极BJT的基极电压，控制自身支路的电流，保证所述运放正常工作的两条BJT支路；镜像产生Bandgap电压基准电路的输出电压的Bandgap输出电路。

【技术特征摘要】

【专利技术属性】
技术研发人员：黄雷，
申请(专利权)人：快捷半导体苏州有限公司，
类型：实用新型
国别省市：