组合的输出缓冲器和静电放电二极管器件制造技术
【技术实现步骤摘要】
组合的输出缓冲器和静电放电二极管器件
本专利技术总体上涉及集成电路静电放电（ESD）保护器件及其操作方法。在一方面，本专利技术涉及使用输出缓冲器和二极管作为ESD保护器件的ESD保护电路。
技术介绍
集成电路（IC）在制造过程中、在组装和测试期间或者在系统应用时可能经历ESD事件。一些芯片上（on-chip）ESD保护网络使用具有在输入/输出（I/O）焊盘与电源导轨之间的大ESD二极管的有源MOSFET（金属氧化物半导体场效应晶体管）导轨钳位保护方案。图1以示意图形式示出用于保护I/O焊盘116的常规ESD保护电路100。ESD保护电路100连接到升压总线101、第一电源VDD102、触发总线103、第二电源VSS104和第三电源VSS_BULK105。在ESD保护电路100中，导轨钳位器件117具有耦接在VDD102和VSS104之间的电流电极。虽然示为NMOSMOSFET晶体管，但是导轨钳位器件117可以是不同类型，例如PMOS晶体管、BJT（双极结晶体管）、SCR（硅控整流器）或GGMOS（栅极接地MOS）晶体管。ESD保护电路100还包括触发器电路118，...
【技术保护点】
一种集成电路静电放电保护器件，包括：电源导体；导电焊盘；输出缓冲器晶体管，形成在第一布局区域中且耦接在该电源导体和该导电焊盘之间，该输出缓冲器晶体管包括MOSFET栅电极，该MOSFET栅电极耦接为接收控制信号且在衬底上形成有导电栅极指，该导电栅极指将形成在该衬底中的第一导电类型的源极和漏极区域分隔开；以及栅控二极管，形成在与该输出缓冲器晶体管相同的该第一布局区域中且耦接在该电源导体和该导电焊盘之间，该栅控二极管包括导电二极管指和形成在该衬底中的第二导电类型的对应的体连结区域，使得该体连结区域通过该导电二极管指与该输出缓冲器晶体管的漏极区域分隔开。
【技术特征摘要】
2011.07.29 US 13/193,8551.一种集成电路静电放电保护器件，包括：电源导体；导电焊盘；输出缓冲器晶体管，形成在第一布局区域中且耦接在该电源导体和该导电焊盘之间，该输出缓冲器晶体管包括MOSFET栅电极，该MOSFET栅电极耦接为接收控制信号且在衬底上形成有导电栅极指，该导电栅极指将形成在该衬底中的第一导电类型的源极和漏极区域分隔开；以及栅控二极管，形成在与该输出缓冲器晶体管相同的该第一布局区域中且耦接在该电源导体和该导电焊盘之间，该栅控二极管包括导电二极管指和形成在该衬底中的第二导电类型的对应的体连结区域，使得该体连结区域通过该导电二极管指与该输出缓冲器晶体管的漏极区域分隔开，其中，该导电二极管指包括多个导电二极管指，每两个导电二极管指由U形的单个连续的第一导电层形成，并且与该导电栅极指交插且平行，该导电栅极指由与第一导电层分离的单个连续的第二导电层形成。2.如权利要求1所述的集成电路静电放电保护器件，其中该输出缓冲器晶体管包括耦接在该电源导体和该导电焊盘之间的PMOS晶体管，该电源导体是VDD。3.如权利要求1所述的集成电路静电放电保护器件，其中该输出缓冲器晶体管包括耦接在该电源导体和该导电焊盘之间的NMOS晶体管，该电源导体是VSS。4.如权利要求1所述的集成电路静电放电保护器件，其中该输出缓冲器晶体管包括限定漏极侧电阻性元件的部分硅化漏极区域。5.如权利要求1所述的集成电路静电放电保护器件，其中该输出缓冲器晶体管实施有毗接的源极-体连结。6.如权利要求1所述的集成电路静电放电保护器件，其中该栅控二极管实施为由多个导电二极管指限定的多个并联连接的二极管，其中该多个并联连接的二极管中的每个包括该输出缓冲器晶体管固有的栅控二极管以用于传导静电放电电流。7.如权利要求1所述的集成电路静电放电保护器件，其中该栅控二极管由N阱和用作该输出缓冲器晶体管的漏极的P+扩散区之间的P-N结形成。8.如权利要求1所述的集成电路静电放电保护器件，其中该栅控二极管由P阱和用作该输出缓冲器晶体管的漏极的N+扩散区之间的P-N结形成。9.如权利要求1所述的集成电路静电放电保护器件，其中该MOSFET栅电极包括形成有多个导电栅极指的多指型MOSFET栅电极。10.如权利要求1所述的集成电路静电放电保护器件，其中该衬底耦接到该电源导体。11.一种集成电路器件，包括：第一焊盘导体；电源导体；MOSFET晶体管，形成在第一导电类型的衬底区域中，该晶体管包括形成在该衬底区域中的栅电极以及第二导电类型的源极和漏极区域，其中该漏极区域耦接到该第一焊盘导体，该源极区域耦接到该电源导体，该栅电极在该衬底区域上形成有导电栅极指，该导电栅极指分隔开该源极和漏极区...
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