PMOS晶体管的制造方法技术

本发明专利技术提供一种PMOS晶体管的制造方法，包括：提供半导体衬底；在半导体衬底上形成栅极；向所述半导体衬底、栅极以及栅极侧墙注入三氟化氮，向所述半导体衬底注入P型源漏掺杂离子；进行退火工艺。在进行退火工艺后三氟化氮被激活，氟离子在所述半导体衬底与栅极的界面处形成键能较大的Si-F键，代替了相对较为不稳定的Si-H键，提高了半导体衬底与栅极界面的稳定性，从而降低了PMOS晶体管的负偏压温度不稳定效应；此外，氮离子进入栅极的栅介质层后，能够抑制PMOS晶体管P型源漏掺杂离子的扩散，避免因P型源漏掺杂离子的扩散导致的各种缺陷，提高了栅介质层的介电性能，进而提高了栅介质层的击穿电压。

【技术实现步骤摘要】

本专利技术涉及集成电路制造领域，尤其涉及一种PMOS晶体管的制造方法。
技术介绍
随着半导体器件的集成度越来越高，单个半导体器件尺寸越来越小，半导体器件尺寸不断减小的同时，对半导体器件的晶体管性能要求同时日益提高，对晶体管可靠性的要求也随之提高。在互补金属氧化物半导体(CMOS)晶体管工艺中，对于PMOS晶体管 ，负偏压温度不稳定性(NBTI, Negative Bias Temperature Instability)是导致其在加压或高温作用时退化的主要原因，因此NBTI是PMOS晶体管可靠性评价的一个主要的考量因素。具体地，NBTI是指PMOS晶体管在偏置栅极电压或高温作用下，由于氢离子的扩散加剧导致栅介质层与半导体衬底界面处的硅氢键(Si-H)断裂，形成载流子俘获中心，从而造成参数漂移和器件退化，例如阈值电压(Vt)漂移和饱和电流(Idasat)增大。随着器件尺寸不断减小，特别是作为栅介质层的氧化层或氮氧化层越来越薄时，NBTI性能的下降也变得越来越明显，而NBTI特性的下降会引起器件的阈值电压绝对值增大、截止电流(Itjff)的绝对值增大，并会引起器件的饱和漏极电流和跨导(Gm)绝对值减小，这些器件参数的变化会进一步降低晶体管的速度，并加大晶体管的失配性，甚至导致电路失效，直接影响器件的工作寿命。此外，在PMOS晶体管的发展过程中，栅介质层厚度的减小速度远大于阈值电压的减小速度，因此，相对来说阈值电压的减小速度有限，但越来越薄的栅介质层引起的寄生电流增大却非常明显，甚至增大器件击穿的发生概率。因此，提供一种减小PMOS晶体管负偏压温度不稳定性的制造方法成为业界亟待解决的技术问题。
技术实现思路
本专利技术的目的是提供一种PMOS晶体管的制造方法，以减小PMOS晶体管的负偏压温度不稳定性(NBTI)，提高PMOS晶体管的可靠性。为解决上述问题，本专利技术提供一种PMOS晶体管的制造方法，包括以下步骤提供半导体衬底，在所述半导体衬底上形成栅极；在所述栅极两侧形成栅极侧墙；进行离子注入工艺，向所述半导体衬底、栅极以及栅极侧墙注入三氟化氮，向所述半导体衬底注入P型源漏掺杂离子；进行退火工艺，激活三氟化氮以及P型源漏掺杂离子在所述半导体衬底中形成源极区和漏极区。可选的，首先向所述半导体衬底、栅极以及栅极侧墙注入三氟化氮；然后向所述半导体衬底注入P型源漏掺杂离子。可选的，首先向所述半导体衬底中注入P型源漏掺杂离子；然后向所述半导体衬底、栅极以及栅极侧墙注入三氟化氮。较佳的，所述三氟化氮的注入浓度为1013/cm3 IOlfVcm3。较佳的，所述三氟化氮的注入能量为5KeV 15KeV进一步的，所述P型源漏掺杂离子为硼离子。进一步的，所述栅极包括栅介质层及位于所述栅介质层表面的栅导电层。进一步的，所述栅介质层的材质为二氧化硅。进一步的，所述栅导电层的材质为多晶硅。与现有技术相比，本专利技术还包括注入三氟化氮的步骤，在进行退火工艺后三氟化氮被激活，氟离子在所述半导体衬底与栅极的界面处形成键能较大的Si-F键，代替了相对较为不稳定的Si-H键，提高了半导体衬底与栅极界面的稳定性，从而降低了 PMOS晶体管的负偏压温度不稳定(Negative Bias Temperature Instability, NBTI)效应；此外，氮离子进入栅极的栅介质层后，能够抑制P型源漏掺杂离子的扩散，避免因P型源漏掺杂离子扩散导致的各种缺陷，提高了栅介质层的介电性能，进而提高了栅介质层的击穿电压。·附图说明图I为本专利技术一实施例中PMOS晶体管的制造方法的流程图。图2 图6为本专利技术一实施例中PMOS晶体管制造过程中的结构示意图。具体实施例方式为使本专利技术的内容更加清楚易懂，以下结合说明书附图，对本专利技术的内容作进一步说明。当然本专利技术并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本专利技术的保护范围内。其次，本专利技术利用示意图进行了详细的表述，在详述本专利技术实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本专利技术的限定。图I为本专利技术一实施例中PMOS晶体管的制造方法的流程图。图2 图6为本专利技术一实施例中PMOS晶体管制造过程中的结构示意图。请结合图I至图6，本专利技术提供一种PMOS晶体管的制造方法，包括以下步骤步骤SOl :提供半导体衬底101。如图2所示，所述半导体衬底101的材质可以为单晶硅、多晶硅或非晶硅，也可以为硅、锗、砷化镓或硅锗化合物，当然，在半导体衬底101的表面还可以具有外延层或绝缘层上硅结构(图中未标示)。进一步的，在所述半导体衬底101中还形成有N阱103以及浅沟槽隔离结构102，可利用离子注入工艺在衬底101中形成所述N阱103，注入离子为N型离子(例如磷离子)，N阱103及浅沟槽隔离结构102的形成方法为本领域技术人员所熟知，在此不赘述；步骤S02 :在半导体衬底101上形成栅极105。如图3所不,所述栅极105包括栅介质层105a及位于所述栅介质层105a表面的栅导电层105b ;所述栅介质层105a的材质例如为二氧化娃,所述栅导电层105b的材质例如为多晶硅。其中，所述栅极105可利用以下步骤形成首先，利用热氧化生长或化学气相沉积的方法在所述半导体衬底101表面形成栅介质薄膜，其中较佳的采用热氧化法生长，所述栅介质薄膜为氧化娃，厚度为20埃 50埃；接着,在所述栅介质薄膜上形成栅导电薄膜，所述栅导电薄膜例如为多晶硅，可利用常压化学气相沉积(APCVD)、低压化学气相沉积(LPCVD)、等离子辅助化学气相沉积等方法形成所述栅导电薄膜，因为LPCVD具有优良的台阶覆盖能力，故优选利用LPCVD形成栅导电薄膜；接下来，利用光刻工艺在栅导电薄膜表面形成光刻胶图形，对光刻胶进行曝光、显影，并以显影后的光刻胶图形为掩模，依次刻蚀所述栅导电薄膜和栅介质薄膜，最终形成栅介质层105a和栅导电层105b组成的栅极。步骤S03 :如图4所示，在所述栅极105两侧形成栅极侧墙111。其中，所述栅极侧墙111的材质例如为氧化硅或氮化硅。所述栅极侧墙111的形成方法如下首先，利用CVD工艺在半导体衬底101表面形成栅极侧墙薄膜，所述栅极侧墙薄膜覆盖所述栅极105 ;接着，对所述栅极侧墙薄膜进行回刻蚀工艺，最终在所述栅极105两侧形成栅极侧墙111。步骤S04 :进行离子注入工艺，向所述半导体衬底101、栅极105以及栅极侧墙111 注入三氟化氮，并向所述半导体衬底101注入P型源漏掺杂离子。如图5所示，所述离子注入工艺依次包括以下步骤首先，沿图I中200方向，向所述半导体衬底101中、栅极105及栅极侧墙111中注入三氟化氮，所述三氟化氮的注入浓度为IO1Vcm3 IOlfVcm3，三氟化氮的注入能量为5KeV 15KeV ;接着，以所述栅极105及栅极侧墙111为掩模，向所述半导体衬底101中注入P型源漏掺杂离子，在所述半导体衬底101中形成源/漏掺杂区108，其中所述P型源漏掺杂离子可以为硼离子或其他P型掺杂离子。需要说明的是，上述离子注入工艺中注入三氟化氮以及注入P型源漏掺杂离子的步骤的先后顺序可以互换，同样能够达到本专利技术的目的。步骤S05 :如图6所示，进行退火工艺，激活三氟化氮以及P型源漏掺杂离子，从而在本文档来自技高网...

【技术保护点】
一种PMOS晶体管的制造方法，其特征在于，包括：提供半导体衬底；在所述半导体衬底上形成栅极；在所述栅极两侧形成栅极侧墙；进行离子注入工艺，向所述半导体衬底、栅极以及栅极侧墙注入三氟化氮，并向所述半导体衬底中注入P型源漏掺杂离子；进行退火工艺，激活三氟化氮以及P型源漏掺杂离子，以在所述半导体衬底中形成源极区和漏极区。

【技术特征摘要】

【专利技术属性】
技术研发人员：冯军宏，甘正浩，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：