金属氧化物半导体输出电路及其形成方法技术

本发明专利技术涉及金属氧化物半导体输出电路及其形成方法。公开了金属氧化物半导体保护电路及其形成方法。在一种实施例中，集成电路包括焊盘（61）、p型MOS（PMOS）晶体管（65）、第一n型MOS（NMOS）晶体管（62）和第二NMOS晶体管（66）。第一NMOS晶体管包括分别与焊盘、第一电源电压和PMOS晶体管的漏极电连接的漏极、源极和栅极。第二NMOS晶体管包括分别与偏置节点、第二电源电压和PMOS晶体管的源极电连接的栅极、漏极和源极。第二NMOS晶体管的源极还与PMOS晶体管的主体电连接，从而当在焊盘上接收到瞬态信号事件时防止电流通过PMOS晶体管的主体从PMOS晶体管的漏极流到第二电源电压。

【技术实现步骤摘要】

本专利技术的实施例涉及电子系统，并且更特别地，涉及用于电子系统的金属氧化物半导体(MOS)输出电路。
技术介绍
某些电子系统可能遭受瞬态信号事件，或者具有快速变化的电压和高功率的持续时间相对短的电信号。瞬态信号事件可以包括例如由从物体或人到电子系统的电荷的突然释放引起的静电释放(ESD)事件。由于在IC的相对小面积之上的过电压状态和/或高水平的功率耗散，瞬态信号事件可能破坏电子系统内部的部分集成电路(1C)，例如，输出驱动电路。高功率耗散可能增加IC温度，并且可能导致众多的可靠性问题，例如，栅极氧化物贯穿、结损坏、金属损伤和/ 或表面电荷积累。此外，瞬态信号事件可能包括闩锁效应(換言之，非有意地形成低阻抗路径)，由此扰乱IC的运行并且可能导致对IC的永久性破坏。因而，有必要给IC (包括与IC的引脚或焊盘连接的输出驱动器)提供安全地释放高功率的瞬态信号事件的能力，而不影响IC的功能和/或可靠性。
技术实现思路
本专利技术提供了金属氧化物半导体(MOS)输出电路及其形成方法。在一种实施例中，提供了ー种集成电路。该集成电路包括布置于基板的表面之上的第一焊盘以及基板的第一类型的第一 MOS晶体管。第一 MOS晶体管包括栅极、源极和漏极，漏极与第一焊盘电连接，而源极与第一电源电压电连接。该集成电路还包括基板的与第一类型相反的第二类型的第ニ MOS晶体管。第二 MOS晶体管包括栅极、源极、漏极和主体，栅极被配置成接收控制信号，而漏极与第一 MOS晶体管的栅极电连接。该集成电路还包括基板的第一类型的第三MOS晶体管。第三MOS晶体管包括栅极、漏极、源极和主体，栅极被配置成接收偏置信号，漏极与第ニ电源电压电连接，源极与第二 MOS晶体管的源极电连接，而主体与第一參考电压电连接。第二 MOS晶体管的主体与第三MOS晶体管的源极电连接，以便当在第一焊盘上接收到瞬态信号事件时防止电流通过第二MOS晶体管的主体从第二MOS晶体管的漏极流到第二电源电压。在另ー种实施例中，提供了一种用于提供保护以免受瞬态信号事件影响的方法。该方法包括在基板的表面之上形成第一焊盘以及在基板上形成第一 MOS晶体管。第一 MOS晶体管是第一类型的，并且包括栅极、源极和漏极，漏极与第一焊盘电连接，并且源极与第一电源电压电连接。该方法还包括在基板上形成第二 MOS晶体管，第二 MOS晶体管是与第ー类型相反的第二类型的。第二 MOS晶体管包括栅极、源极、漏极和主体，栅极被配置成接收控制信号，并且漏极与第一 MOS晶体管的栅极电连接。该方法还包括在基板上形成第三MOS晶体管，第三MOS晶体管是第一类型的。第三MOS晶体管包括栅极、漏极、源极和主体，栅极被配置成接收偏置信号，漏极与第二电源电压电连接，源极与第二 MOS晶体管的源极电连接，并且主体与第一參考电压电连接。第二 MOS晶体管的主体与第三MOS晶体管的源极电连接，以便当在第一焊盘上接收到瞬态信号事件时防止电流通过第二 MOS晶体管的主体从第二 MOS晶体管的漏极流到第二电源电压。附图说明图IA是电子系统的ー个示例的示意框图。图IB是电子系统的另一个示例的示意框图。图IC是电子系统的又一个示例的示意框图。图2是集成电路中包括焊盘和n型金属氧化物半导体(NMOS)晶体管的部分的示例的带注释的电路图。图3A是根据一种实施例的NMOS保护电路的示意框图。 图3B是图3A的NMOS保护电路的一部分的一种实现方式的截面。图4是根据另ー种实施例的NMOS保护电路的示意框图。图5是根据又一种实施例的NMOS保护电路的示意框图。图6是根据一种实施例的p型金属氧化物半导体(PMOS)保护电路的示意框图。图7A是NMOS晶体管的漏极-源极电流对漏极_源极电压的ー个示例的图表。图7B是漏极-源极电流、漏极-源极电压和栅极电压对时间的ー个不例的图表。图7C是漏扱-源极电流、漏扱-源极电压和栅极电压对时间的另ー个示例的图表。具体实施例方式下面关于某些实施例的详细描述给出了关于本专利技术的特定实施例的多种描述。但是，本专利技术能够以由权利要求所定义和涵盖的众多的不同方式来实施。在本说明书中，參照了附图，在附图中相同的附图标记指示相同的或功能类似的元件。电子系统通常被配置成保护其中的电路或组件免受瞬态信号事件的影响。而且，为了帮助确保电子系统是可靠的，制造商能够在所定义的应力条件下测试电子系统，该应力条件能够由各种组织所设定的标准来描述，所述组织例如电子器件工程联合会(JEDEC)、国际电エ技术委员会(IEC)及汽车工程委员会(AEC)。这些标准能够覆盖多种瞬态信号事件，包括ESD事件。电子电路的可靠性能够使用自保护的或者不需要単独的结构来提供瞬态信号保护的器件来提供。例如，场效应晶体管(例如，NMOS或PMOS晶体管)能够被配置成在IC的正常操作期间在电路内起作用并且在瞬态信号事件期间单独地或结合其他组件来提供瞬态信号保护。通过将自保护的器件包含于IC内，电子系统能够以低制造成本和相对小的电路面积来满足可靠性和性能要求。电子系统的各种示例的概述图IA是能够包括根据各种实施例的ー个或多个保护电路的电子系统11的ー个示例的示意框图。所示出的电子系统11包括集成电路(IC) I，该集成电路I包括第一和第二引脚或焊盘4、5，以及第一和第二输出驱动电路8、9。第一输出驱动电路8与第一焊盘4电连接，并且包括NMOS晶体管20、第一电容器21和第一控制电路22。在某些实现方式中，NMOS晶体管能够是高电压MOS (HV-MOS)器件，包括例如漏极扩展MOS晶体管，例如，双扩散MOS (DMOS)晶体管。NMOS晶体管20包括与可以是例如地或负电源电压的第一电源电压V1电连接的源扱。NMOS晶体管20还包括与第ー控制电路22和第一电容器21的第一端电连接的栅极，以及与第一电容器21的第二端和第一焊盘4电连接的漏扱。第一电容器21能够代表例如在NMOS晶体管20的漏极的金属互连和/或扩散区与NMOS晶体管20的栅极的金属和/或多晶硅结构之间的寄生电容。但是，在某些实现方式中，第一晶体管21能够由其他结构形成。第二输出驱动电路9与第二焊盘5电连接，并且包括PMOS晶体管24、第二电容器25和第二控制电路26。PMOS晶体管24包括与可以是例如正电源电压的第二电源电压V2电连接的源极。PMOS晶体管24还包括与第二控制电路26和第二电容器25的第一端电连接的栅极，以及与第二电容器25的第二端和第二焊盘5电连接的漏扱。第二电容器25能够代表例如在PMOS晶体管24的漏极的金属互连和/或扩散区与PMOS晶体管24的栅极的金属和/或多晶硅结构之间的寄生电容。但是，在某些实现方式中，第二电容器25能够由其他结构形成。 第一和第二输出驱动电路8、9能够被用来分别使用第一和第二焊盘4、5传送来自IC I的信号。例如，控制电路22、26能够被用来分别控制NMOS和PMOS晶体管20、24的状态，由此控制第一和第二焊盘4、5的电位。另外，第一和第二控制电路22、26还能够被用来在通电状态(例如，第一和/或第二电源电压'、V2的初始化)下控制NMOS和PMOS晶体管20、24的状态。IC I的第一和第二引脚4、5可能遭受瞬态信号事件(例如，ESD事件)，在没有针对瞬态信本文档来自技高网...

【技术保护点】
一种集成电路，包括：布置于基板的表面之上的第一焊盘（61）；所述基板的、第一类型的第一金属氧化物半导体（MOS）晶体管（62），所述第一MOS晶体管包括栅极、源极和漏极，所述漏极与所述第一焊盘电连接，并且所述源极与第一电源电压电连接；所述基板的、与所述第一类型相反的第二类型的第二MOS晶体管（65），所述第二MOS晶体管包括栅极、源极、漏极和主体，所述栅极被配置成接收控制信号，并且所述漏极与所述第一MOS晶体管的栅极电连接；以及所述基板的、所述第一类型的第三MOS晶体管（66），所述第三MOS晶体管包括栅极、漏极、源极和主体，所述栅极被配置成接收偏置信号，所述漏极与第二电源电压电连接，所述源极与所述第二MOS晶体管的源极电连接，并且所述主体与第一参考电压电连接，其中所述第二MOS晶体管的主体与所述第三MOS晶体管的源极电连接，从而当在所述第一焊盘上接收到瞬态信号事件时防止电流通过所述第二MOS晶体管的主体从所述第二MOS晶体管的漏极流到所述第二电源电压。

【技术特征摘要】
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【专利技术属性】
技术研发人员：C·多诺万，J·A·萨塞多，
申请(专利权)人：美国亚德诺半导体公司，
类型：发明
国别省市：