形成栓塞结构、半导体器件的方法技术

一种形成栓塞结构、半导体器件的方法，形成栓塞结构的方法包括：提供基底，在基底上形成有具有第一栓塞的第一介质层；在第一介质层和第一栓塞组成的表面上形成具有通孔的第二介质层，通孔底部暴露出第一栓塞；利用无电解镀方法在通孔内形成表面高出第一栓塞顶面的第一导电层；在通孔内形成第二导电层，覆盖第一导电层，且第二导电层的表面与第二介质层的表面相平，第一导电层和第二导电层构成第二栓塞，栓塞结构包括第一栓塞和第二栓塞。本技术方案可以减少第一栓塞和第二栓塞之间的接触电阻。

【技术实现步骤摘要】

本专利技术涉及半导体
，尤其涉及。
技术介绍
半导体技术中，利用互连结构连接器件结构，其中形成的互连结构可以是栓塞与栓塞连接，也可以是栓塞与互连线连接。现有技术中形成栓塞与栓塞互连的方法为参考图1，提供半导体基底10，在该半导体基底10内形成第一介质层11，在第一介质层11中形成有第一栓塞12。参考图2，第一介质层11和第一栓塞12的表面上形成第二介质层13，在所述第二介质层13上形成图形化的光刻胶层(未示出)，定义出通孔的位置，以图形化的光刻胶层为掩膜刻蚀所述第二介质层13，在所述第二介质层13中形成通孔14。之后，参考图3，利用物理气相沉积或者电镀方法在通孔14内填充导电材料形成第二栓塞15。随着半导体技术的发展，集成电路的集成度越来越高，器件的特征尺寸(CD)越来越小，因此很容易出现光刻、刻蚀形成通孔14时，通孔14的位置与第一栓塞12的位置发生错位。由于通孔14的位置发生错位，利用物理气相沉积或者电镀方法填充导电材料形成第二栓塞15时,第二栓塞15与第一栓塞12的实际接触面积减小,这样第一栓塞12和第二栓塞15之间的接触电阻增大，这样会导致半导体器件的功耗大。现有技术中有许多形成栓塞的方法，例如2009年8月2日申请的申请号为200910194781. I的中国申请，公开的“钨栓塞的制造方法”，然而均没有解决以上所述的技术问题。
技术实现思路
本专利技术解决的问题是现有技术中由于器件特征尺寸越来越小，导致相互连接的栓塞错位，使相互连接的两个栓塞之间的接触电阻增大。为解决上述问题，本专利技术提供一种形成栓塞结构的方法，包括提供基底，所述基底上形成具有第一栓塞的第一介质层；在所述第一介质层和第一栓塞组成的表面上形成具有通孔的第二介质层，所述通孔底部暴露出所述第一栓塞；利用无电解镀方法在所述通孔内形成表面高出第一栓塞顶面的第一导电层；在所述通孔内形成第二导电层，覆盖所述第一导电层，且所述第二导电层的表面与所述第二介质层的表面相平，所述第一导电层和第二导电层构成第二栓塞，所述栓塞结构包括所述第一栓塞和第二栓塞。可选的，所述第一导电层的材料为钴钨磷或者钴钥磷。可选的，所述第二导电层的材料选自铜或者钨。可选的，形成第二导电层的方法为物理气相沉积或电镀。可选的，在所述通孔内形成第二导电层，覆盖所述第一导电层，且所述第二导电层的表面与所述第二介质层的表面相平包括形成第一导电层后，在所述通孔内填满第二导电层，所述第二导电层高出所述通孔；平坦化所述第二导电层，去除高出所述通孔的第二导电层，使所述第二导电层的表面与所述第二介质层的表面相平。 可选的，在所述半导体基底上形成具有通孔的第二介质层的方法为在所述半导体基底上形成第二介质层； 在所述第二介质层上形成光刻胶层；曝光、显影所述光刻胶层，形成图形化的光刻胶层，定义出通孔的位置；以所述图形化的光刻胶层为掩膜刻蚀所述第二介质层形成通孔。可选的，所述第一介质层、第二介质层的材料选自氮化硅、掺碳氮、低k材料、超低k材料其中之一或者它们的任意组合。可选的，所述低k材料选自Si02、SiOF, SiCOH, SiO、SiCO、SiCON其中之一或者它们的任意组合。可选的，所述超低k材料为黑钻石。本专利技术还提供一种形成半导体器件的方法，包括用以上所述的方法形成栓塞结构。与现有技术相比，本专利技术具有以下优点本技术方案利用无电解镀方法无论物体的形状如何均可以在物体的表面形成均匀的薄膜层的特性，在通孔底部内形成第一导电层。由于现有技术中，第一栓塞和通孔之间的位置错位，因此在刻蚀第二介质层形成通孔时，对通孔错位的位置下的第一介质层也进行了刻蚀，使通孔暴露的表面包括暴露第一栓塞顶面的部分和侧壁部分。因此，用无电解镀方法形成的第一导电层可以形成在通孔底部暴露出的第一栓塞的所有表面上，即暴露出所述第一栓塞的顶面部分和侧壁部分，使第一栓塞和第二栓塞的接触面积增加了侧壁的接触部分，扩大了第二栓塞与第一栓塞的接触面积，减小了第一栓塞和第二栓塞的接触电阻，克服了现有技术中导电材料基本只形成在第一栓塞的上表面导致第一栓塞和第二栓塞的接触电阻大的问题。附图说明图I 3是现有技术的形成栓塞与栓塞互连的方法的剖面结构示意图；图4是本专利技术具体实施例的形成栓塞结构的方法的流程示意图；图5 图8是本专利技术具体实施例的形成的栓塞结构方法的剖面结构示意图。具体实施例方式为改善现有技术中栓塞与栓塞的接触电阻增大使器件的功耗大的问题,专利技术人经过认真的研究，参考图2，发现刻蚀形成通孔14时，由于通孔14的位置发生错位，因此刻蚀形成通孔14时，对通孔14错开第一栓塞12部位下面的第一介质层11进行了刻蚀，在栓塞12侧边的形成了开口 16，这样通孔14的底部就是不规则的，其包括两部分，分别为暴露第一栓塞12顶面的部分与暴露第一栓塞12侧壁的部分，在通孔14内填充导电材料形成第二栓塞15时,现有技术中导电材料基本只与第一栓塞12顶面的部分接触,不能填充开口 16的部分，如果可以采用其他方法使开口 16的部分也填充导电材料，那么第一栓塞12与第二栓塞15接触的面积就会增大，两者的接触电阻也因此可以减小。本技术方案利用无电解镀方法无论物体的形状如何均可以在物体的表面形成均匀的薄膜层的特性，在通孔底部内形成第一导电层。由于现有技术中，第一栓塞和通孔之间的位置错位，因此在刻蚀第二介质层形成通孔时，对通孔错位的位置下的第二介质层也进行了刻蚀，使通孔暴露的表面包括暴露第一栓塞顶面的部分和侧壁部分。因此，用无电解镀方法形成的第一导电层可以形成在通孔底部暴露出的第一栓塞的所有表面上，即暴露出所述第一栓塞的顶面部分和侧壁部分，使第一栓塞和第二栓塞的接触面积增加了侧壁的接触部分，扩大了第二栓塞与第一栓塞的接触面积，减小了第一栓塞和第二栓塞的接触电阻，克服了现有技术中导电材料基本只形成在第一栓塞的上表面导致第一栓塞和第二栓塞的接触电阻大的问题。图4为本专利技术具体实施例的形成栓塞结构的方法的流程图，参考图4，本专利技术具体 实施例的形成栓塞结构的方法包括步骤S41，提供基底，在所述基底上形成有具有第一栓塞的第一介质层；步骤S42，在所述第一介质层和第一栓塞组成的表面上形成具有通孔的第二介质层，所述通孔底部暴露出所述第一栓塞；步骤S43，利用无电解镀方法在所述通孔内形成表面高出第一栓塞顶面的第一导电层；步骤S44，在所述通孔内形成第二导电层，覆盖所述第一导电层，且所述第二导电层的表面与所述第二介质层的表面相平，所述第一导电层和第二导电层构成第二栓塞，所述栓塞结构包括所述第一栓塞和第二栓塞。图5 图8是本专利技术具体实施例的形成的栓塞结构方法的剖面结构示意图，结合参考图4与图5 图8详细说明本专利技术具体实施例的形成栓塞结构的方法。结合参考图4和图5，执行步骤S41，提供基底50，在所述基底50上形成有具有第一栓塞52的第一介质层51。在本专利技术具体实施例中，基底50可以半导体前段工艺(FEOL)完成之后提供的基底；也可以为半导体前段工艺(FEOL)完成之后，继续进行半导体后段工艺(BEOL)过程中提供的基底。基底50的材料可以为单晶娃或单晶娃错，或者单晶惨碳娃；或者还可以包括其它的材料，例如砷化镓等III-V族化合物。所述半导体基底50中形成有器件结构，该器件结构可以为本文档来自技高网...

【技术保护点】
一种形成栓塞结构的方法，其特征在于，包括：提供基底，在所述基底上形成有具有第一栓塞的第一介质层；在所述第一介质层和第一栓塞组成的表面上形成具有通孔的第二介质层，所述通孔底部暴露出所述第一栓塞；利用无电解镀方法在所述通孔内形成表面高出第一栓塞顶面的第一导电层；在所述通孔内形成第二导电层，覆盖所述第一导电层，且所述第二导电层的表面与所述第二介质层的表面相平，所述第一导电层和第二导电层构成第二栓塞，所述栓塞结构包括所述第一栓塞和第二栓塞。

【技术特征摘要】

【专利技术属性】
技术研发人员：何其旸，张翼英，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：