集成电路及集成电路系统及其制造方法技术方案

本发明专利技术提供一种集成电路及集成电路系统及其制造方法，该集成电路系统，包括一第一集成电路，及一第二集成电路、中介层、或印刷电路板的其中至少一个。第一集成电路还包括一接线堆叠、电性连接至接线堆叠的接合焊盘、及形成于接合焊盘上的凸块球体。接线堆叠及接合焊盘的第一部分形成一功能电路，接线堆叠及接合焊盘的第二部分形成一测试电路。凸块球体的一部分包括虚设凸块球体。虚设凸块球体电性连接至接线堆叠及接合焊盘的第二部分。第二集成电路、中介层、或印刷电路板的其中至少一个形成测试电路的一部分。本发明专利技术可在接合到其他装置之前检测缺陷，而不需对有缺陷的集成电路进行分离或省下丢弃一与有缺陷的装置连接的功能正常的装置的损失。

【技术实现步骤摘要】

本专利技术涉及一种集成电路、集成电路系统、及其工艺。
技术介绍
设置在集成电路上表面的连接器阵列是用来形成集成电路与其他集成电路、中介层(interposer)、或印刷电路板之间的电性连接。连接的形成是经由每个连接点的凸块球体(bump balls)。凸块球体为一加热时会与其他集成电路、中介层、或印刷电路板形成永久性连接的可焊材料。对于一个已经连接至一其他集成电路、中介层、或印刷电路板的集成电路来说，将此集成电路与其他集成电路、中介层、或印刷电路板分离是困难且昂贵的，因此功能元件若连接至有缺陷的集成电路将因而失去价值。
技术实现思路
为了克服现有技术的缺陷，本专利技术提供一种集成电路，包括一基板；一功能电路，包括一半导体装置，形成于该基板上；一第一接线堆叠，形成于该基板上，该第一接线堆叠电性连接至该半导体装置；一第一组接合焊盘，形成于该第一接线堆叠上；及一第一组凸块球体，其中每一个凸块球体形成在该第一组接合焊盘的一相对应的接合焊盘上；及一测试电路，包括一第二接线堆叠，形成于该基板上，该第二接线堆叠与该半导体装置电性隔离；一第二组接合焊盘，形成于该第二接线堆叠上；及一第二组凸块球体，其中每一个凸块球体形成在该第二组接合焊盘的一相对应的接合焊盘上，且该第二组凸块球体为虚设凸块球体。本专利技术也提供一种集成电路系统，包括一第一集成电路、中介层、或印刷电路板的其中至少一个；一第二集成电路，包括一接线堆叠；一接合焊盘阵列；一凸块球体阵列，其中每一个凸块球体形成于一相对应的接合焊盘上；及一功能电路，包括一所述多个凸块球体的第一部分及一所述多个接合焊盘的第一部分；及一测试电路，包括一所述多个凸块球体的第二部分及一所述多个接合焊盘的第二部分，且所述多个凸块球体的第二部分及所述多个接合焊盘的第二部分电性连接至一第一集成电路、中介层、或印刷电路板至少其中一个的一部分，所述多个凸块球体的第二部分的每一个凸块球体为一虚设凸块球体。本专利技术还提供一种集成电路的制造方法，包括形成一功能电路，包括形成一半导体装置于一基板上；形成一第一接线堆叠于该基板上，该第一接线堆叠电性连接至该基板上的该半导体装置；形成一第一组接合焊盘于该第一接线堆叠上；及形成一第一组凸块球体，其中每一个凸块球体形成于该第一组接合焊盘的一相对应的接合焊盘上；及形成一测试电路，该形成包括形成一第二接线堆叠于该基板上，该第二接线堆叠与该半导体装置电性隔离；形成一第二组接合焊盘于该第二接线堆叠上；及形成一第二组凸块球体，其中每一个凸块球体为一虚设凸块球体且形成于该第二组接合焊盘的一相对应的接合焊盘上。本专利技术可在集成电路制作完成后尚未进行更进一步的工艺之前，例如尚未接合到任何其他装置之前，快速且准确地测试集成电路的完整性。对于一个已经连接至一其他集成电路、中介层、或印刷电路板的集成电路来说，将此集成电路与其他集成电路、中介层、或印刷电路板分离是困难且昂贵的，因此本专利技术实施例可在有缺陷的集成电路接合到任何其他装置之前检测这些缺陷，而不需对有缺陷的集成电路进行分离或省下丢弃一与有缺陷的装置连接的功能正常的装置的损失。附图说明图I为根据于一实施例中集成电路的一边角部分的俯视示意图。 图2为图I所示的集成电路的剖面示意图。图3为测试下的图I所示的集成电路的俯视示意图。图4为根据于另一实施例中集成电路的一边角部分的俯视示意图。图5为一测试下的图4所示的集成电路的俯视示意图。图6为根据于一实施例中一包括两个被粘晶结合的集成电路的集成电路系统的侧视示意图。其中，附图标记说明如下100、400、605、610 集成电路101 功能电路102 测试电路103 半导体装置104 基板105 未掺杂娃玻璃层108、620 凸块球体109、110、410 边缘115 边角120、125 虚设凸块球体210,625 接线堆叠220 接合焊盘230 超低介电常数介电层235、245 金属层240、250 介层孔255 凸块下金属层260、265、270 短路275 裂缝305a,305b,305c,305d,305e,305f,305g 探针310 电流来源315 电压计320 第一连接325 第二连接330 第三连接600 集成电路系统615 连接具体实施例方式图I为根据一实施例中集成电路100的一边角部分的俯视示意图。集成电路100包括功能电路101及测试电路102。功能电路101包括多个半导体装置103(显示于图2中)，例如在一半导体基板104上的晶体管、二极管、电阻、及电容(显示于图2中)。当封装集成电路100于一产品中时，功能电路101可以运作集成电路100中多个半导体装置。测试电路102不包括半导体装置。当集成电路是在一产品中运作时，测试电路102不会被使用到。一未掺杂娃玻璃(undoped silica glass, USG)层105形成于半导体基板上且结束于边缘109，边缘109位于集成电路100的边缘110之前。设置凸块球体108于集成电路100的一上表面上且连接凸块球体108至一如虚线所示、且位于凸块球体之下的功能电路101。功能电路101包括电路，其当集成电路100运作于一产品中时执行集成电路的运作。USG层105的边角115为集成电路承受最多应力的部分。设置虚设或者多余的凸 块球体125、120于集成电路100的边角中。除了一部分的凸块球体108连接电源及信号之夕卜，多余的凸块球体120可额外地为集成电路连接电源及信号,例如电源轨(power rails)或接地轨(ground rails)。如果多余的凸块球体120故障,例如因为USG层105或形成于USG层105之下的层脱层而故障，仍能通过凸块球体108剩余的部分保持电源及信号至集成电路100的连接。设置一虚设凸块球体125于USG层105的边角115的旁边。虚设凸块球体125并不是用来连接任何信号或电源至集成电路100的功能电路101。因此，如果USG层105或形成于USG层105之下的层的脱层是在离边角115 —个凸块球体距离以内，并不会影响集成电路100的运作。然而，虚设凸块球体125并不连接电源或信号至集成电路100，虚设凸块球体连接至一设置于虚设凸块球体125下的测试电路102 (以虚线-点显示)。在图I所示的实施例中，一虚设凸块球体125及两个多余的凸块球体120被设置在USG层105的四个边角中的每一个边角。因此，虚设凸块球体125被设置在邻近集成电路100的一边角的位置。在其他实施例中，多于一个虚设凸块球体125及多于或少于两个多余的凸块球体120被设置在USG层105的四个边角中的每一个边角。图2为集成电路100的剖面示意图，其中凸块球体108形成于一接线堆叠(wiringstack) 210上方。接线堆叠210形成于一基板104上。接线堆叠210包括形成于USG层105上的接合焊盘220，其中USG层105形成于一超低介电常数(extremely low K，ELK)介电层230上。集成电路100还包括一形成于USG层105之中的金属层235及介层孔(vias)240。集成电路100还包括形成于ELK介电层230中的金属层245及介层孔250。介层孔240连接接合焊盘220至金属层235，本文档来自技高网...

【技术保护点】
一种集成电路，包括：一基板；一功能电路，包括：一半导体装置，形成于该基板上；一第一接线堆叠，形成于该基板上，该第一接线堆叠电性连接至该半导体装置；一第一组接合焊盘，形成于该第一接线堆叠上；及一第一组凸块球体，其中每一个凸块球体形成在该第一组接合焊盘的一相对应的接合焊盘上；及一测试电路，包括：一第二接线堆叠，形成于该基板上，该第二接线堆叠与该半导体装置电性隔离；一第二组接合焊盘，形成于该第二接线堆叠上；及一第二组凸块球体，其中每一个凸块球体形成在该第二组接合焊盘的一相对应的接合焊盘上，且该第二组凸块球体为虚设凸块球体。

【技术特征摘要】
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【专利技术属性】
技术研发人员：梁世纬，刘豫文，陈宪伟，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：