一种半导体结构及其制造方法技术

一种半导体结构的制造方法，该方法包括以下步骤：在第一侧墙暴露的所述有源区上形成第一接触层；在所述第一接触层中靠近所述栅极堆叠的区域上形成第二侧墙，覆盖部分暴露的所述有源区；在剩余的所述暴露的有源区上形成第二接触层，其中，所述第一接触层与第二接触层扩散系数相同时，所述第一接触层的厚度小于所述第二接触层的厚度；所述第一接触层与第二接触层扩散系数不同时，所述第一接触层的扩散系数小于第二接触层的扩散系数。相应地，本发明专利技术还提供一种半导体结构。利于减少接触层中的相应成分向沟道区扩散，利于减少短沟道效应及提高半导体结构的可靠性。

【技术实现步骤摘要】

本专利技术涉及半导体制造技术，尤其涉及。
技术介绍
金属氧化物半导体场效应晶体管(Metal-Oxide-SemiconductorField-EffectTransistor, M0SFET)是一种可以广泛应用在数字电路和模拟电路中的晶体管。图10为常规金属氧化物半导体场效应晶体管器件的剖面示意图，如图10所示，该MOSFET包括衬底100、源/漏区110、源/漏延伸区111、栅极堆叠以及侧墙240，可选地，还包括用于隔离相邻MOSFET结构的浅沟槽120。其中，所述栅极堆叠形成于所述衬底100之上，包括栅介质层210、栅极220以及覆盖层230 ;所述源/漏区110形成于所述衬底100之中，位于所述栅极堆叠两侧；所述源/漏延伸区111从所述源/漏区110延伸至靠近所述栅极堆叠，其厚度小于所述源/漏区110 ;所述侧墙240位于所述栅极堆叠的侧壁上，覆盖所述源/漏延伸区111 ;在所述源/漏区110上存在接触层300 (利于减小接触电阻)，对于含硅衬底来说是形成金属硅化物层。在下文中以含硅衬底为例进行描述，将接触层代称为金属娃化物层。接触层有利于减小源/漏区的接触电阻，以硅基半导体为例，如图11所示，在深亚微米CMOS器件中，常用的金属硅化物层材料为TiSi2、CoSi2,随着器件尺寸进一步减小，特别是工艺节点到达90nm、65nm及其以下，TiSi2, CoSi2可能无法满足更低的接触电阻的要求。在65nm技术节点及其以下，NiSi取代TiSi2、CoSi2成为新一代的接触层材料。日本 Hiroshi Iwai 等 2002 年发表在 Microelectronic Engineering 上的“NiSi salicidetechnology for scaled CMOS”一文中，详细介绍了 NiSi自对准娃化物技术在CMOS工艺中的应用。NiSi相比于TiSi2XoSi2等金属硅化物，具有形成温度低Γ400 )、硅化过程中消耗硅少、接触电阻更低的优点，再加入适量合适的金属(如Pt)，以Ni合金硅化物作为接触层，可以增强由于形成伪二元固态溶液的NiSi的热稳定性，使得器件获得最佳性能。NiSi形成过程不同于TiSi2XoSi2等,娃化过程中Ni扩散进入娃中，形成NiSi,而TiSi2等的形成是Si原子扩散进入金属中形成硅化物，Ni相对于Ti、Co、Pt等在硅中有更大的扩散系数。当Ni横向扩散进入到沟道区中时，相当于在沟道中形成了硅化物层，容易导致沟道短路，使得半导体器件失效。因此，在接触电阻满足产品需要时，如何减少Ni扩散，是一个亟待解决的问题。
技术实现思路
本专利技术的目的是提供，使得半导体结构在接触电阻满足产品需要时，减少Ni扩散。根据本专利技术的一个方面，提供一种半导体结构的制造方法，该方法包括以下步骤提供衬底，所述衬底上形成有源区，在所述有源区上顺序形成栅极堆叠、以所述栅极堆、叠为掩膜形成源/漏延伸区、环绕所述栅极堆叠的第一侧墙、以及以所述栅极堆叠和所述第一侧墙为掩膜形成源/漏区之后，暴露部分所述有源区； 在暴露的所述有源区上形成第一接触层； 在所述第一接触层中靠近所述栅极堆叠的区域上形成第二侧墙后，覆盖部分暴露的所述有源区； 在剩余的所述暴露的有源区上形成第二接触层。本专利技术另一方面还提出一种半导体结构，该半导体结构包括，栅极堆叠，所述栅极堆叠形成于有源区上且暴露剩余的所述有源区，还包括 第一接触层和第二接触层，所述第一接触层和所述第二接触层嵌于所述有源区中，所述第一接触层至少覆盖部分所述有源区，所述第二接触层接于所述第一接触层；与所述第一接触层相比，所述第二接触层更远离所述栅堆叠且所述第一接触层的扩散系数小于所述第二接触层的扩散系数。与现有技术相比，本专利技术具有以下优点 采用本专利技术提供的方法，先在暴露的有源区上形成第一接触层，继而，在形成第二侧墙后，在剩余的所述暴露的有源区上形成第二接触层，通过在所述第一接触层与第二接触层扩散系数相同时，使所述第一接触层的厚度小于所述第二接触层的厚度；所述第一接触层与第二接触层扩散系数不同时，使所述第一接触层的扩散系数小于第二接触层的扩散系数，都可使得在靠近栅极堆叠的区域处的扩散源被进一步限制，利于减少各接触层中的相应成分向器件沟道区中扩散，利于提高半导体器件的性能； 采用本专利技术提供的半导体器件，通过使第二接触层更远离所述栅堆叠，并且所述第一接触层的扩散系数小于第二接触层的扩散系数，可使得在靠近栅极堆叠的区域处的扩散源被进一步限制，利于减少各接触层中的相应成分向器件沟道区中扩散，利于提高半导体器件的性能。附图说明通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本专利技术的其它特征、目的和优点将会变得更明显 图I为根据本专利技术的半导体结构制造方法的流程 图2至图9为根据本专利技术的一个优选实施例按照图I所示流程制造半导体结构的各个阶段的剖面示意 图10为现有技术中金属氧化物半导体场效应晶体管器件的剖面示意图；以及 图11为现有技术中硅基半导体器件中采用的金属硅化物接触层材料的发展历程。具体实施例方式下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出。下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本专利技术。此外，本专利技术可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此夕卜，本专利技术提供了各种特定的工艺和材料的例子，但是本领域技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。应当注意，在附图中所图示的部件不一定按比例绘制。本专利技术省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本专利技术。下面，将结合图2至图9对图I中形成半导体结构的制造方法进行具体地描述。参考图I和图2，在步骤SlOl中，提供衬底100，在所述衬底100上形成有源区(未在图中示出)，所述有源区为经过掺杂形成的用于制作半导体结构的衬底区域，在所述有源区上形成栅极堆叠，以所述栅极堆叠为掩膜，形成源/漏延伸区111、环绕所述栅极堆叠的第一侧墙240-1、以及源/漏区110后，暴露部分所述有源区。其中，所述栅极堆叠包括栅介质层210、栅极220和覆盖层230。在本实施例中，衬底100包括硅衬底(例如硅晶片)。根据现有技术公知的设计要求(例如P型衬底或者N型衬底)，衬底100可以包括各种掺杂配置。其他实施例中衬底100还可以包括其他基本半导体(如III - V族材料)，例如锗。或者，衬底100可以包括化合物半导体，例如碳化硅、砷化镓、砷化铟。典型地，衬底100可以具有但不限于几百微米的厚度，例如可以在400 μ m-800 μ m的厚度范围内。在衬底100中形成有隔离区，例如浅沟槽隔离(STI)结构120，以便电隔离连续的场效应晶体管器件。在形成栅极堆叠时，首先在衬底100上形成栅介质层210，在本实施例中，所述栅介质层210可以为氧化硅、氮化硅及其组合形成，在其他实施例中，所述栅介质层2本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制造方法，该方法包括以下步骤 提供衬底，所述衬底上形成有源区，在所述有源区上顺序形成栅极堆叠、以所述栅极堆叠为掩膜形成源/漏延伸区、环绕所述栅极堆叠的第一侧墙、以及以所述栅极堆叠和所述第一侧墙为掩膜形成源/漏区之后，暴露部分所述有源区； 在暴露的所述有源区上形成第一接触层； 在所述第一接触层中靠近所述栅极堆叠的区域上形成第二侧墙后，覆盖部分暴露的所述有源区； 在剩余的所述暴露的有源区上形成第二接触层，其中，所述第一接触层与第二接触层扩散系数相同时，所述第一接触层的厚度小于所述第二接触层的厚度；所述第一接触层与第二接触层扩散系数不同时，所述第一接触层的扩散系数小于第二接触层的扩散系数。2.根据权利要求I所述的方法，其特征在于，在暴露部分所述有源区和形成第一接触层的步骤之间，还包括去除至少部分所述第一侧墙。3.根据权利要求I或2所述的方法，其特征在于，在暴露的所述有源区上形成第一接触层的步骤包括 在暴露的所述有源区中靠近所述栅极堆叠的区域上形成金属侧墙； 执行退火操作，以使所述金属侧墙与所述承载所述金属侧墙的所述有源区表面反应而形成第一接触层； 去除未反应的所述金属侧墙。4.根据权利要求3所述的方法，其特征在于所述金属侧墙的材料包括Ti、Pt、Co中的一种或其组合。5.根据权利要求I所述的方法，其特征在于所述第一接触层与第二接触层扩散系数不同时，所述第一接触层的厚度小于所述第...

【专利技术属性】
技术研发人员：尹海洲，蒋葳，骆志炯，朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：