一种用于半导体元件的宽沟渠终端结构，该半导体元件包含一半导体基板及一主动结构区，该主动结构区具有多个窄沟渠结构，该宽沟渠终端结构包含：一宽沟渠结构，界定于一半导体基板上且其宽度大于主动结构区的窄沟渠结构宽度；一氧化层，位于该宽沟渠结构的内表面上；至少一沟渠多晶硅层，位于该氧化层上且在该宽沟渠结构的内侧壁上；一金属层，位在未被该沟渠多晶硅层覆盖的氧化层上及该沟渠多晶硅层上；及一氧化层侧壁，位在该半导体基板上且在该宽沟渠结构外侧。
【技术实现步骤摘要】
本专利技术涉及一种用于半导体元件的宽沟渠终端结构，尤指可提供半导体元件(例如肖特基二极管装置)有较高的反向耐电压值的宽沟渠终端结构。 肖特基二极管为以电子作为载流子的单极性元件，其特性为速度快与正向导通压降值(VF)低，但反向偏压漏电流则较大(与金属功函数及半导体掺杂浓度所造成的肖特基势垒值有关)，且因为以电子作为载流子的单极性元件，没有少数载流子复合的因素，反向回复时间较短。而P-N 二极管，为一种双载流子元件，传导电流量大。但元件的正向操作压降值(VF) —般较肖特基二极管高，且因空穴载流子的作用使P-N 二极管反应速度较慢，反向回复时间较长。为综合肖特基二极管与P-N二极管的优点，一种栅式二极管的架构，利用平面式金氧半场效晶体管的栅极与源极等电位，设定为阳极。而晶背漏极设定为阴极的二极管被提出来。该元件具有与肖特基二极管相匹敌或更低的正向导通压降值(VF)。反向偏压漏电流的性能接近P-N 二极管，较肖特基二极管为低。在高温的反向回复时间与肖特基二极管相近。元件的接口可耐受温度则较肖特基二极管更高。在应用上为较肖特基二极管性能更优良的元件。关于栅式二极管装置，其代表性技术方案可参阅2003年的美国专利，第6624030号专利技术名称RECTIFIER DEVICE HAVING A LATERALLY GRADEDP-N JUNCTION FOR A CHANNELREGION所揭露的元件结构为代表。请参阅图IA 图IL所示，其制作方法主要包括步骤首先，如图IA所示，提供N+基板20与已长好的N-型外延层22，于其上成长场氧化层(FieldOxide) 50o而后如图IB所示，于场氧化层50上形成光阻层52后进行微影工艺及蚀刻工艺，以移除部分场氧化层50，然后进行第一离子布植层硼离子的植入。之后，如图IC所示，于光阻去除后，进行第一离子布植层硼离子的热驱入，形成边缘的P型层28与中心的P型层30。然后进行第二离子布植层氟化硼离子的植入。接着如图ID及图IE所示，进行第二微影工艺及蚀刻工艺，于元件周围为光阻54所覆盖，以移除元件中心区域的场氧化层50。如图IF所示，成长栅氧化层56，栅极多晶硅层58，与氮化硅层60，并进行砷离子的植入。接着如图IG所示，披覆一化学气相沉积的氧化层62，并于其上进行第三微影工艺，留下栅极图案的光阻层64。然后，如图IH所示，对化学气相沉积的氧化层62，进行湿式蚀刻。于图II所示，对基板进行一干式蚀刻以移除部分的氮化硅层60，然后进行一第三离子布植层硼离子的植入。接着如图IJ所示，于去除光阻层64的后，进行一第四离子布植层硼离子的植入，以形成P型包覆层(P-type Pocket) 36 如图IK所示，对基板进行一湿式蚀刻，以移除氧化层62，然后再对基板进行一干式蚀刻以移除一部分的栅极多晶硅层58。然后，进行一砷离子布植工艺，以形成一N+的布植区24，如图IL所示，将氮化硅层60以湿蚀刻的方式去除，然后对基板进行砷离子的植入。元件的工艺部分于此完成，后续则陆续上表面金属层，微影工艺与蚀刻工艺等，以完成晶圆(圆片)的前端工艺。由上述的工法制作的栅式二极管，与肖特基二极管相较，正向导通压降值(VF)相当，反向漏电流低，界面耐受温度较高，可靠度测试的结果较佳，而反向回复时间则较肖特基二极管高(于室温下)。再者，上述的栅式二极管并未考虑反向耐压的设计，在反向电压较高时，会有接面崩溃问题，因而对其用途造成限制。
技术实现思路
为了使半导体元件有较高的反向耐压，本专利技术的一目的为提供一种用于半导体元件的宽沟渠终端结构。依据本专利技术的一实施例，本专利技术提供一种用于半导体元件的宽沟渠终端结构，该半导体元件包含一半导体基板及一主动结构区，该主动结构区具有多个窄沟渠结构，该宽沟渠终端结构包含一宽沟渠结构，界定于该半导体基板上且其宽度大于主动结构区的该窄沟渠结构宽度；一氧化层，位于该宽沟渠结构的内表面上；至少一沟渠多晶硅层，位于该氧化层上且在该宽沟渠结构的内侧壁上；一金属层，位在未被该沟渠多晶硅层覆盖的氧化层上及该沟渠多晶硅层上；及一氧化层侧壁，位在该半导体基板上且在该宽沟渠结构外侧。依据本专利技术的又另一实施例，本专利技术提供一种用于半导体元件的宽沟渠终端结构，该半导体元件包含一半导体基板及一主动结构区，该主动结构区具有多个窄沟渠结构，该宽沟渠终端结构包含一宽沟渠结构，界定于该半导体基板上且其宽度大于主动结构区的该窄沟渠结构宽度；一热氧化层，位在该宽沟渠结构的内表面；一四乙氧基硅(TEOS)氧化层，覆盖于该热氧化层上；一金属层，位在该四乙氧基硅(TEOS)氧化层上；及一氧化层侧壁，位在该半导体基板上且在该宽沟渠结构外侧。以下结合附图和具体实施例对本专利技术进行详细描述，但不作为对本专利技术的限定。附图说明图IA 图1L，其为美国专利第6624030号所揭露的栅式二极管装置制作方法示意图；图2A 图2R，其为本专利技术具有宽沟渠终端结构的半导体元件的第一实施例的制作流程示意图；图3A 图3R，其为本专利技术具有宽沟渠终端结构的半导体元件的第二实施例的制作流程示意图；图4A-图4J为本专利技术用于半导体元 件的宽沟渠终端结构的另一制作方法的制作流程示意图。其中，附图标记本专利技术附图中所列，用于说明现有技术的各元件列示如下N+基板20N-型外延层22场氧化层50第一离子布植层28、30栅氧化层56 栅极多晶娃层58氮化硅层60化学气相沉积的氧化层62第三尚子布植层66第四尚子布植层36光阻层52、54、64阳极金属层18砷离子布植区24本专利技术附图中，用于说明本专利技术第一制作法的各元件列示如下高掺杂浓度N型硅基板(N+基板)201低掺杂浓度N型外延层(N-型外延层)202基板20 (包含N+基板201，与N-型外延层202)第一掩膜层(氧化层侧壁)210侧壁结构22 第一光阻层211曝光后的无光阻区域2110、2350、2730曝光后的有光阻区域2111、2351、2731栅氧化层231多晶硅层232氮化硅层233、24氧化层234第二掩膜层23(包含 231、232、233、234)氮化硅包覆结构241窄沟渠结构25宽沟渠结构25’沟渠结构内的热氧化层251沟渠多晶硅层252第一离子布植层260金属派镀层27 (包含第一金属层271、与第二金属层272)本专利技术附图中，用于说明本专利技术第二制作法的各元件列示如下高掺杂浓度N型硅基板(N+基板)301低掺杂浓度N型外延层(N-型外延层)302基板30 (包含N+基板301，与N-型外延层302)第一掩膜层(氧化层侧壁)310第一光阻层311凹陷结构40窄沟渠结构41宽沟渠结构41’第一氧化层310第二掩膜层32沟渠多晶硅层420栅氧化层431氧化层432第三掩膜层(多晶硅栅极层)45第一离子布植层360金属层50 (包含第一金属层51、与第二金属层52)本专利技术附图中，用于说明本专利技术第三制作法的各元件列示如下基板40高掺杂浓度N型硅基板401低掺杂浓度N型外延层402第一掩膜层410 (氧化层侧壁)光阻层411宽沟渠结构70热氧化层72四乙氧基硅(TEOS)氧化层74 光阻层75金属层80具体实施例方式请参阅图2A至图2R，其为本专利技术为改善现有技术手段的缺失所发展出一具有宽沟渠终端结本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：陈美玲，郭鸿鑫，赵国梁，
申请(专利权)人：英属维京群岛商节能元件股份有限公司，
类型：发明
国别省市：
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