本发明专利技术涉及用于存储器备份的电力隔离。本发明专利技术公开了一种电力隔离与备份系统。当检测到电力故障情况时，临时储存装置被转储清除到SDRAM。在转储清除之后，接口被中断，而且去除除该SDRAM子系统之外的芯片的大部分的电力。该SDRAM子系统将数据从SDRAM拷贝到闪存存储器。在该过程中，数据可以被加密和/或可以计算数据完整性签名。为了恢复数据，该SDRAM子系统将数据从闪存存储器拷贝到SDRAM。在该过程中，被恢复的数据可以被解密和/或可以检查数据完整性签名。
【技术实现步骤摘要】
用于存储器备份的电カ隔离对相关申请的交叉引用本专利申请基于并要求于2010年12月20日提交、由Peter B. Chon所做出的标题为 “Low Power Hardware Controlled Memory Backup that includes Encryption and Signature Generation”的美国临时专利申请No. 61/424，701的权益，对于该申请所公开和教导的全部内容，通过引用，具体地包含于此。
技术介绍
计算机或者其它电子系统的全部或者大部分部件都可以集成到单个集成电路 (芯片)中。该芯片可以包含数字、模拟、混合信号和射频功能的多种组合。这些集成电路可以称为片上系统(SoC或者S0C)。ー种典型的应用是在嵌入式系统的领域中。片上系统的变体是单个芯片上多种RAID功能的集成。这可以称为片上RAID(ROC)。RAID阵列可以以提供冗余和错误恢复而没有任何数据损失的方式配置。通过允许同时对多个盘驱动器读或写数据，还可以配置RAID阵列提高读写性能。RAID阵列还可以配置成允许“热插拔(hot-swapping) ”，这允许故障的盘被替换，而不会中断阵列的存储服务。由来自加利福尼亚大学Berkeley分校的David A. Patterson等人所发表的标题为 "A Case for Redundant Arrays of Inexpensive Disks (RAID)，，的 1987 _出片反·itife了 RAID技术的基本概念和水平。RAID存储系统一般利用对用户或者主机系统屏蔽管理存储阵列的细节的控制器。 该控制器使存储阵列看起来像一个或者多个盘驱动器(或者卷)。尽管用于特定卷的数据 (或者冗余数据)可以跨多个盘驱动器分布，但这也可以实现。
技术实现思路
因此，本专利技术的一种实施方式可以包括备份数据的方法，该方法包括接收用于第一片上子系统的电力；接收电カ故障情况的指示信号(indicator)；基于所述电カ故障情况的指示信号，在硬件的控制下，隔离片上易失性存储器子系统；在该易失性存储器子系统被隔离后，去除所述第一片上子系统的电力；并且，在去除所述第一片上子系统的电力后， 在硬件的控制下，将存储在易失性存储器上的数据拷贝到非易失性存储器。因此，本专利技术的一种实施方式还包括集成电路，包括接收电カ的第一片上子系统；电力故障情况的指示信号；硬件状态机基于所述电カ故障情况的指示信号隔离片上易失性存储器子系统；在隔离所述易失性存储器子系统后，去除所述第一片上子系统的电力；并且，在去除所述第一片上子系统的电力后，将存储在易失性存储器上的数据拷贝到非易失性存储器。因此，本专利技术的一种实施方式可以进一歩包括隔离片上易失性存储器控制器与集成电路其余部分的方法，包括接收用于集成电路其余部分的至少一部分的第一电カ供给； 接收用于易失性存储器控制器的第二电カ供给；接收电カ供给切断指示信号；基于所述电 カ供给切断指示信号，启动片上状态机来隔离所述易失性存储器控制器；基于所述易失性存储器控制器被隔离的指示信号，去除集成电路其余部分的至少一部分的第一电カ供给； 以及，将数据从被所述易失性存储器控制器控制的易失性存储器拷贝到非易失性存储器。附图说明图1是电カ隔离与备份系统的框图。图2是电カ隔离方法的流程图。图3A和加是数据操作系统配置的框图。图4是命令数据块(⑶B)的说明。图5是电カ隔离与备份系统的框图。图6是计算机系统的框图。具体实施例方式图1是电カ隔离与备份系统的框图。在图1中，隔离与备份系统100包括集成电路110、电カ控制器150,SDRAM 125和非易失性存储器(例如，闪存)135。集成电路(IC) 110 包括SDRAM子系统115、控制器140、时钟发生器141和其它电路111。SDRAM子系统115包括SDRAM控制器120和非易失性存储器控制器130。其它电路111可以包括临时储存装置 112(例如，高速缓冲存储器、缓冲器，等等)。SDRAM控制器120经接ロ 121与SDRAM 125接 ロ并对其进行控制。非易失性存储器控制器130经接ロ 131与非易失性存储器135接ロ并对其进行控制。SDRAM子系统115(并且因此SDRAM控制器120和非易失性存储器控制器 130)操作性地耦合到控制器140、时钟发生器141、其它电路111和临时储存装置112。时钟发生器141操作性地耦合到控制器140和其它电路111。电カ控制器150向IC 110提供电カ供给A (PWRA) 160。电カ控制器150向SDRAM 子系统115提供电カ供给B(PWRB) 161。电カ控制器150向SDRAM 125提供电カ供给 C(PffRC) 162。电カ控制器150向非易失性存储器135提供电カ供给D (PWRD) 163。电カ控制器150向控制器140提供电カ故障信号165。电カ控制器150还通过信号166操作性地耦合到SDRAM子系统。应当理解，如在本申请中所使用的，SDRAM(同步动态随机存取存储器)意图包括所有易失性存储器技木。因此，在一种实施方式中，SDRAM子系统115可以包括静态随机存取存储器(SRAM)控制器，而SDRAM 125可以包括SRAM设备。在一种实施方式中，当电カ控制器150检测到电カ故障情况(即将发生的电カ故障或者已有的电カ故障)吋，电カ控制器150通过电カ故障信号165通知IC 110这种情况。这将启动电カ隔离序列，以将SDRAM子系统115与IC 110的其余部分(尤其是其它电路111)隔离开。在一种实施方式中，整个电カ隔离序列是由硬件(例如，控制器140、SDRAM 子系统115、或者控制器140和SDRAM子系统115 二者)控制的，而没有来自软件的交互。一旦接收到电力故障情况的通知，连接到SDRAM子系统115的所有接ロ(例如，对于其它电路111的接ロ)就将中断。片上临时储存装置112将被转储清除(flush)。在图 1中，应当理解，尽管临时储存装置112被示为在SDRAM子系统115的外面，但是临时储存装置112也可以是SDRAM子系统115的一部分。在一个例子中，临时储存装置112可以是高速缓冲存储器(例如，ー级高速缓冲存储器、ニ级高速缓冲存储器、三级高速缓冲存储器)、记入缓冲器(posting buffer)等。一旦临时储存装置112已经被转储清除，连接到SDRAM子系统115的逻辑就指示用于转储清除的接ロ何时已经中断。一旦中断，这些接ロ就不再接受任何新的循环。一旦所有接ロ都中断了，外部设备和内部核心逻辑(即，其它电路111)所需的输入就被锁存，使得当隔离发生吋，它们的状态将不会丢失。输入被锁存后不再需要的时钟被断开。SDRAM子系统将切換到内部生成的时钟，或者由与SDRAM子系统115共享电カ的时钟发生器(例如， 时钟发生器141)生成的时钟。在这之后，存储器备份不需要的、到SDRAM子系统115的输入被隔离。在一种实施方式中，这些输入被驱动至失效状态。在输入的隔离完成之后，SDRAM子系统115(或者控制器140)向电カ控制器150 发信号(例如，利用信号166)，以去除PWRA 160。这导致，除SDRAM子系统115之外，到IC 11本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：J·于，G·J·皮奇里洛，P·B·崇，
申请(专利权)人：LSI公司，
类型：发明
国别省市：
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