一种光刻对准精度检测方法，包括：在晶圆上形成工艺区和测试区；对所述工艺区和测试区进行光刻和刻蚀；完成当前层的光刻之后，在测试区找到相应的对准标识，对对准标识旁边未作标记的对准图形做对准精度测试；完成对上一层的对准精度测试后，在进行当前层光刻的同时，在测试过的对准图形上作标记。在不增加额外的成本的情况下，操作人员能够准确的将对准图形和对准标识相对应，提高了产品的良率。
【技术实现步骤摘要】
本专利技术涉及一种半导体集成电路制造工艺，特别涉及一种光刻工艺中的对准精度检测方法。
技术介绍
半导体技术继续沿着摩尔定律发展，临界尺寸越来越小，芯片的集成度也越来越高，这对半导体制造工艺提出了越来越严格的要求，因此必须在工艺过程中尽可能地减小每一步骤的误差，降低因误差造成的器件失效。在半导体制造过程中，光刻工艺作为每一个技术代的核心技术而发展。光刻是将掩模板(mask)上图形形式的电路结构通过对准、曝光、显影等步骤转印到涂有光刻胶的硅片表面的工艺过程，光刻工艺会在硅片表面形成一层光刻胶掩蔽图形，其后续工艺是刻蚀或离子注入。标准的CMOS工艺中，需要用到数十次的光刻步骤，而影响光刻工艺误差的因素，除了光刻机的分辨率之外，还有对准的精确度。如图1所示，一块完整的晶圆100 —般分为工艺区101和测试区102，经过多个光刻和刻蚀工艺之后，工艺区101上形成多个集成电路103，经过切割和封装制成半导体芯片。集成电路103制造过程中，先在硅衬底上经过光刻和刻蚀工艺形成第1层半导体结构， 然后对准第1层半导体结构，将第2层半导体结构套刻在第1层上，重复上述操作，将当前层半导体结构对准第1层并套刻在上一层上，但是将当前层半导体结构套刻在上一层的工艺过程中会有误差。在工艺区101上形成多个集成电路103的同时，测试区102上形成多个对准图形， 每个对准图形表示相应层对第1层的对准精度，通过检测测试区102上的对准图形的对准精度就可以判断集成电路中相应层的对准精度。每形成一层半导体结构对应的工艺区和测试区后，开始测量当前层半导体结构的对准精度，APC(auto process control)系统根据测量得到的层间套准误差自动调整光刻机的对准参数，如果测量的层间套准误差正确，在光刻下一批产品该层时对准精度会提高；但是如果测量的层间套准误差错误，在光刻下一批产品该层时对准精度就会变差。如图1所示，对准图形104和对准标识105组成一个基本单元，对准标识105起到指示作用，提示操作人员对准图形104表示的是第η层对第1层的对准图形，同样，对准标识107与对准图形106组成一个基本单元，提示对准图形106表示的是第η+1层对第1层的对准图形。由于对准标识字符位置离左右两个对准图形都很近，操作人员会发生对准图形与对准标识对应错误的情况，比如在进行第η+1层的对准精度测试时，原本应将对准图形106 和对准标识107认作为一个基本单元，现将对准图形104和对准标识107误认为是一个基本单元。这样，测量的第η+1层对准精度会出现错误，APC系统会根据错误的层间套准误差补偿下一批产品第η+1层的光刻工艺。由于无法得到正确的对准精度测量值，每批产品都会重复上述过程，导致第η+1层的对准精度实际上已经很差，但是测试不出来。直到最后测试集成电路的良率时才发现，但这时生产线上所有经过该层的晶圆都必须报废。曾经业界发生过因为光刻对准精度检测错误导致8000多片晶圆报废的情形。
技术实现思路
本专利技术解决的问题是半导体光刻工艺中，在对准精度测试时，由于对准标识位于相邻两个对准图形中间，操作人员会发生对准图形与对准标识对应错误的情况，APC系统会根据错误的层间套准误差补偿下一批产品该层的光刻工艺，导致该层的对准精度实际上已经很差，但是测试不出来，直到最后测试集成电路的良率时才发现。为解决上述问题，本专利技术提供了一种，包括在半导体衬底上依次形成各层半导体结构，所述各层半导体结构通过光刻和刻蚀工艺获得；其中，每一层半导体结构的图形分为相对应的工艺区和测试区；对测试区的对准精度进行测试；根据对测试区的对准精度的测试结果，检测测试区相对应的工艺区的对准精度；所述测试区包括对准标识和对准图形，所述对准标识用于显示测试区所对应的层，所述对准图形作为对准精度测试的图形；每形成一层结构对应的工艺区和测试区后，开始对当前层进行所述对准精度测试；在上一层的所述对准精度测试完成后，形成当前层结构的工艺区和测试区的同时，在测试区中已完成对准精度测试的对准图形上形成标记；在测试区找到相应的对准标识，对对准标识旁边未作标记的对准图形进行对准精度测试。与现有技术相比，本专利技术具有以下优点本专利技术在完成对上一层的对准精度测试后，在进行当前层的光刻工艺时，同时在已检测过的对准图形上做标记，当操作人员要对当前层的对准精度进行测试时，对准标识相邻的两个对准图形中，一个对准图形上已做有标记，操作人员就可以将对准标识与另一个未作标记的对准图形相对应。在完成上一层的对准精度测试后，进行当前层光刻的同时，在已测试过的对准图形上做标记，这个步骤并不会增加额外的成本，操作人员能够准确的将对准图形和对准标识相对应，提高了产品的良率。附图说明图1是现有光刻对准检测方法中所形成的晶圆工艺区和测试区的示意图2是本专利技术的光刻对准检测方法中所形成的晶圆工艺区和测试区的示意图。具体实施方式为使本专利技术的上述目的、特征和优点能够更加明显易懂，下面结合附图对本专利技术的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其他不同于在此描述的其它方式来实施，因此本专利技术不受下面公开的具体实施例的限制。正如
技术介绍
部分所述，在对准精度测试时，由于对准标识位于相邻两个对准图形中间，操作人员会发生对准图形与对准标识对应错误的情况。针对上述缺陷，本专利技术提供了一种，在完成对上一层的对准精度测试后，进行当前层的光刻工艺的同时，在已检测过的对准图形上做标记。在对当前层做对准精度测试时，对准标识相邻的两个对准图形中，一个对准图形已做有标记，操作人员就可以将对准标识与另一个未作标记的对准图形相对应。下面结合附图进行详细说明。如图2所示，晶圆100分为为工艺区101和测试区102。形成工艺区101的每一层半导体结构的工艺包括在工艺区101所在区域形成光阻层；经过光刻工艺，将所述工艺区 101中待形成的半导体结构的图形转移至光阻层，形成光阻图形；以所述光阻图形为掩模， 通过刻蚀工艺形成当前层的半导体结构。在形成工艺区101的每一层半导体结构的同时， 形成测试区102，形成测试区102的工艺包括在测试区102所在区域形成光阻层；经过光刻工艺，将所述测试区中待形成的对准标识和对准图形的图形转移至光阻层，形成光阻图形；以所述光阻图形为掩模，通过刻蚀工艺形成当前层的对准标识和对准图形。例如，上述的光阻层的材料可以是光刻胶；所述刻蚀工艺可以是干法刻蚀、湿法刻蚀中的一种或组合。经过上述多个光刻和刻蚀工艺之后，工艺区101上形成多个集成电路103，测试区 102上形成用于对准精度测试的对准图形，每个对准图形表示相应层对第1层的对准精度。 例如，光刻机将集成电路103的第η层对准第1层并套刻在上一层(即η-1层，图中未示出)上，同时在测试区102光刻出对准图形104，对准图形104的对准精度与集成电路103 中第η层的对准精度相同。通过检测对准图形104的对准精度就可以得到集成电路103中第η层的对准精度，APC系统根据层间套准误差自动调整光刻机的对准参数，用于下一批产品第η层的光刻工艺。若对准图形104的对准精度符合要求，则工艺区101上集成电路103 的第η层的对准精度也符合要求。根据本专利技术的一个实施例，在完本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：李钢，顾以理，孙贤波，钟政，张迎春，夏建慧，李扬环，刘夏英，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：
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