本发明专利技术公开了一种半导体存储装置。在一个示例性的实施例中，所述半导体存储装置可以包括：列控制信号发生器，所述列控制信号发生器被配置为在数据屏蔽操作期间产生与数据屏蔽对应的位线对的列控制信号；以及位线感测放大器，所述位线感测放大器被配置为感测并放大位线对之间的电压差，并响应于列控制信号而将位线对与区段输入/输出线对电耦合。
【技术实现步骤摘要】
本专利技术涉及一种半导体存储装置，更具体而言，涉及一种利用数据屏蔽(data mask)方法的半导体存储装置。
技术介绍
尽管在半导体存储装置中写入了新数据，但可以执行常见的数据屏蔽操作使得不改变已写入特定存储区的信息。尤其是，当输入和输出具有相同信息的数据时，数据屏蔽操作可以防止对相应数据的不必要的输入和输出。在诸如DRAM的典型半导体存储装置中，可以根据下列过程来执行数据屏蔽操作。 在DRAM中，写入操作是以如下方式执行的根据输入的数据将区段输入/输出线对SIO/ SIOB预充电，并且在列控制信号YI被激活时将位线感测放大器所放大的位线对BL/BLB与区段输入/输出线对SI0/SI0B电耦合。在数据屏蔽操作中，在不使用输入数据的情况下将区段输入/输出线对SI0/SI0B预充电至预定电平、例如核心电压VC0RE，并且在数据写入操作的情况下，在列控制信号YI被激活时分别将位线对BL/BLB以及被预充电至核心电压 VCORE的区段输入/输出线对SI0/SI0B电连接。这样，不会改变位线对BL/BLB的逻辑值。在这样的数据屏蔽操作中，当由位线感测放大器放大的位线对BL/BLB以及被预充电至核心电压VCORE的区段输入/输出线对SI0/SI0B响应于列控制信号YI而电耦合时，在位线对BL/BLB和区段输入/输出线对SI0/SI0B之间分别产生电荷共用。例如，由于位线对BL/BLB分别被放大至外部电压VDD和接地电压VSS的电平，并且区段输入/输出线对SI0/SI0B被预充电至核心电压VCORE的电平，因此在列控制信号YI被激活时，在位线对 BL/BLB中产生暂时的电压升/降。位线感测放大器被设计为使得即使出现这样的暂时电压升/降，在位线对BL/BLB的逻辑值上也不产生非预期变化。列控制信号YI是用于在读取/写入操作中控制位线对BL/BLB与区段输入/输出线对SI0/SI0B电耦合的操作的信号，并且可以通过在选通信号被激活时对列地址信号译码而产生。因此，选通信号成为列控制信号YI的源信号。另外，列控制信号YI被设置为借助在写入操作期间比在读取期间长的脉冲宽度来激活，以便稳定地写入数据。现有的半导体存储装置的一个问题在于，在数据屏蔽操作期间可能会写入不期望的数据。随着半导体存储装置的高集成和低功耗的趋势，位线感测放大器的驱动性能已逐步降低。相应地，在位线对BL/BLB中可能产生非预期的逻辑值转变。更具体而言，如上所述，在数据屏蔽操作的情况下，由于在列控制信号YI被激活的时段期间位线对BL/BLB与被预充电至核心电压VCORE的区段输入/输出线对SI0/SI0B之间的电荷共用的缘故，在位线对BL/BLB中可能产生暂时的电压升/降。在正常的数据屏蔽操作中，位线感测放大器在此时应当能够容忍这样的暂时的电压升/降。但是，随着位线感测放大器的驱动能力的下降， 位线感测放大器可能不能容忍这样的暂时的电压升/降，而是可能改变位线对BL/BLB的逻辑值。
技术实现思路
因此，需要一种可以克服上述问题的改进的半导体存储装置，然而应当理解的是， 本专利技术的一些方面并不一定克服所述问题。在以下的描述中，具体的方面和实施例将变得清楚。应当理解的是这些方面和实施例仅是示例性的，并且广义上而言，可以在不具备这些方面和实施例中的一个或更多个特征的条件下来实施本专利技术。一种半导体存储装置的一个示例性实施例包括列控制信号发生器，所述列控制信号发生器被配置为在数据屏蔽操作期间产生与数据屏蔽对应的位线对的列控制信号；以及位线感测放大器，所述位线感测放大器被配置为感测并放大位线对之间的电压差，并响应于列控制信号而将位线对与区段输入/输出线对耦合。在另一个示例性的实施例中，一种半导体存储装置包括阻止信号发生器，所述阻止信号发生器被配置为当数据屏蔽信号被激活时激活阻止信号；以及列控制信号发生器， 所述列控制信号发生器被配置为当选通信号被激活时通过对列地址信号进行译码而产生列控制信号，并且当阻止信号被激活时去激活以及产生列控制信号。附图说明包含在本说明书中且构成本说明书的一部分的附图解释根据本专利技术的各个实施例，并且与说明书的描述一起用来解释本专利技术的原理。图1是描述根据一个示例性实施例的半导体存储装置的示意图；图2是示出图1所示的列控制信号发生器的例子的电路图；图3是示出图1所示的列控制信号发生器的另一个例子的电路图；图4A是图2所示的列控制信号发生器的输入/输出波形图；图4B是图3所示的列控制信号发生器的输入/输出波形图；以及图5是示出图2和图3所示的第二译码部的例子的电路图。具体实施例方式现在将具体参考符合本公开的示例性实施方式，附图中示出了本公开的例子。只要可能，将在全部附图中使用相同的附图标记来表示相同或相似的部分。在现有的半导体存储装置中，数据屏蔽操作将区段输入/输出线对SI0/SI0B预充电至核心电压VC0RE，从而阻止数据写入操作。然而，根据一个实施例，半导体存储装置可以不激活其中除数据屏蔽操作之外还要阻止写入操作的位线对BL/BLB的列控制信号YI，这可以防止位线对BL/BLB的非预期的逻辑值转变。图1是示出根据本专利技术的一个实施例的半导体存储装置的示意图。图1所示的半导体存储装置可以被配置为执行数据屏蔽操作。另外，所述半导体存储装置可以被配置为使得不会响应于用于控制数据屏蔽操作的数据屏蔽信号DM而激活列控制信号YI。图1所示的半导体存储装置可以包括位线感测放大器10、写入驱动器20以及列控制信号发生器100。位线感测放大器10可以被配置为感测并放大位线对BL/BLB之间的电压差，并且当列控制信号YI被激活时分别将位线对BL/BLB与区段输入/输出线对SI0/SI0B电耦合。 位线感测放大器10可以包括通用的位线感测放大器。写入驱动器20可以被配置为响应于写入使能信号BWEN而将全局输入/输出线对 GI0/GI0B与局部输入/输出线对LI0/LI0B电耦合。在半导体存储装置的写入操作期间，可以首先将待写入的数据施加到全局输入/输出线对GI0/GI0B。然后，当写入使能信号BWEN 被激活时，数据可以被施加到局部输入/输出线对LI0/LI0B。写入驱动器20可以包括通用的写入驱动器。写入驱动器20可以被配置为额外地接收数据屏蔽信号DM，并且根据数据屏蔽信号DM而将局部输入/输出线对LI0/LI0B预充电至预定电平，例如核心电压VC0RE。可以针对根据现有半导体存储装置的数据屏蔽操作提供这样的配置，并且写入驱动器20可以包括被配置为支持数据屏蔽操作的通用写入驱动器。局部输入/输出线对LI0/LI0B可以与区段输入/输出线对SI0/SI0B相互电耦合。在通用的半导体存储装置中，局部输入/输出线对LI0/LI0B可以经由输入/输出开关电路而与区段输入/输出线对SI0/SI0B电耦合。但是，在描述根据实施例的半导体存储装置中，不需描述所述输入/输出开关电路及其操作。因此，图1中未示出所述输入/输出开关电路，并且此处省去对其的描述。列控制信号发生器100可以被配置为响应于数据屏蔽信号DM、选通信号STROBE 和列地址信号AYT<I 5>来产生列控制信号YI。列控制信号发生器100在选通信号STROBE 被激活时对列地址信号AYT<本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：朴文必，李政桓，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：
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