半导体存储装置及其操作方法制造方法及图纸

本发明专利技术提供一种半导体存储装置，包括：存储块，所述存储块包括存储串，存储串具有耦接在源极线与各个位线之间的各个沟道层；操作电路组，所述操作电路组被配置成向沟道层供应热空穴，并且对存储串的存储器单元执行擦除操作；擦除操作判定电路，所述擦除操作判定电路被配置成当至少目标数量的热空穴被供应至沟道层中的第一沟道层时产生块擦除使能信号；以及控制电路，所述控制电路被配置成响应于块擦除使能信号来执行擦除操作。

【技术实现步骤摘要】
半导体存储装置及其操作方法相关申请的交叉引用本申请要求2010年10月26日提交的韩国专利申请No.10-2010-0104853的优先权，其全部内容通过引用合并于此。
本专利技术的示例性实施例涉及一种半导体存储装置及其操作方法，更具体地涉及一种非易失性存储器件及其操作方法。
技术介绍
半导体存储装置包括用于储存数据的存储器件。为了提高存储器件的集成度，正在缩小存储器件的尺寸。然而，这种尺寸上的缩小由于例如半导体材料或工艺条件上的限制而正接近极限。为了解决这种问题，将存储器件制造成三维(3D)结构。在将存储器件的结构从2D结构转变为3D结构时，制造工艺和操作条件改变。此外，存储器件的操作条件必须设定在最佳的状态。
技术实现思路
根据本专利技术的示例性实施例，可以通过检测操作条件并响应于所述检测来操作半导体存储装置来改善半导体存储装置的操作特性。根据本专利技术的一个方面，一种半导体存储装置包括：存储块，所述存储块包括存储串，存储串具有耦接在源极线与各个位线之间的各个沟道层；操作电路组，所述操作电路组被配置成将热空穴供应至沟道层，并对存储串的存储器单元执行擦除操作；擦除操作判定电路，所述擦除操作判定电路被配置成当目标数量的热空穴被供应至沟道层的第一沟道层时产生块擦除使能信号；以及控制电路，所述控制电路被配置成响应于块擦除使能信号来执行擦除操作。根据本专利技术的另一个方面，一种操作半导体存储装置的方法包括以下步骤：将热空穴供应至耦接源极线与在各个位线之间的存储串的沟道层；将目标数量与供应至沟道层中每个的热空穴的数量进行比较；以及当至少目标数量的热空穴被供应至沟道层时对存储串的存储器单元执行擦除操作。附图说明图1是根据本专利技术的一个示例性实施例的半导体器件的电路图。图2是示出用于实施图1的电路的半导体器件的结构的立体图。图3是通过将图2的U形存储串描绘成如直的水平串那样来说明图2所示的存储串的操作的截面图。图4是根据本专利技术的一个示例性实施例的半导体存储装置的框图。图5是图4所示的擦除操作判定电路的框图。图6是说明根据本专利技术的一个示例性实施例的操作半导体存储装置的方法的波形图。具体实施方式下面将参照附图详细描述本专利技术的示例性实施例。提供附图以便本领域普通技术人员能理解本专利技术的实施例的范围。图1是根据本专利技术的一个示例性实施例的半导体器件的电路图。参见图1，NAND快闪存储器件(即，典型的非易失性存储器件)的普通存储串包括：漏极选择晶体管DST，被配置成具有与位线BL耦接的漏极；源极选择晶体管SST，被配置成具有与源极线SL耦接的源极；以及多个存储器单元C1至C8，所述多个存储器单元C1至C8串联耦接在漏极选择晶体管与源极选择晶体管之间。此处，存储器单元的数量可以改变为适于半导体装置使用的不同环境。例如，存储器单元的数量可为8。管道晶体管(pipetransistor)PTr耦接在位于3D结构的单元串中间的一对存储器单元C4、C5之间。因此，单元串的存储器单元C1至C8中的一些存储器单元(C1至C4)串联耦接在源极选择晶体管SST与管道晶体管PTr之间，由此形成第一存储器组。其余的存储器单元C5至C8串联耦接在漏极选择晶体管DST与管道晶体管PTr之间，由此形成第二存储器组。管道晶体管PTr形成在衬底中。源极选择晶体管SST与第一存储器组的存储器单元C1至C4沿垂直于衬底的方向串联设置在源极线SL与管道晶体管PTr之间。漏极选择晶体管DST与第二存储器组的存储器单元C5至C8沿着垂直于衬底的方向串联设置在位线BL与管道晶体管PTr之间。根据一个例子，第一存储器组的存储器单元C1至C4的数量与第二存储器组的存储器单元C5至C8的数量优选地相同。由于存储器单元C1至C8是垂直层叠的，因此穿过存储器单元C1至C8的沟道的方向是垂直于衬底的。此外，由于存储串的存储器单元C1至C8分为第一存储器组和第二存储器组，所以一个存储串包括两个垂直沟道层，每个垂直沟道层都垂直于衬底。管道晶体管PTr起的作用是将第一存储器组的存储器单元C1至C4的沟道区与第二存储器组的存储器单元C5至C8的沟道区电耦接。以下将更详细地描述包括3D存储串的半导体器件的结构。图2是示出包括图1的电路的半导体器件的结构的立体图。更具体地，图2是半导体存储装置的存储器阵列中所包括的存储块的立体图。示出的存储块包括6×2个存储串MS、以及源极选择晶体管SST和漏极选择晶体管DST。参见图2，存储块包括多个存储串MS。如稍后将描述的，存储串MS中的每个包括多个电可重写的存储器单元C1至C8。存储器单元C1至C8串联耦接。形成一个存储串的存储器单元C1至C8是通过层叠多个半导体层形成的。存储串MS中的每个包括沟道层SC、字线WL1至WL8以及管道栅(pipegate)PG。存储串MS形成的沟道层SC可以是U形的3D结构。根据一个例子，沟道层SC可以由掺有带五个价电子的杂质的多晶硅层形成。从图2结构的正面观看时，U形沟道层SC为U形。U形沟道层SC包括：一对柱状部CLa和CLb，所述一对柱状部CLa和CLb自半导体衬底Ba沿着大体垂直的方向延伸；以及耦接部JP，所述耦接部JP形成为将柱状部CLa和CLb的下端部耦接。柱状部CLa和CLb可以是圆柱状或方柱状。此外，柱状部CLa和CLb可以是任何其它合理适用的柱状。此处，如图2的箭头所示，行方向与层叠方向成直角，列方向与层叠方向和行方向成直角。在U形沟道层SC中，耦接所述一对柱状部CLa和CLb的中心轴的线(例如，耦接部JP)被设置成平行于列方向。此外，U形沟道层SC被设置成在沿着行方向与列方向延伸的平面上形成矩阵。形成在所述层上的字线WL1至WL8沿着行方向延伸。字线WL1至WL8彼此绝缘且隔开，并作为组而沿列方向以期望的节距(pitch)重复地形成。字线WL1与字线WL8形成在同一层上。同样地，字线WL2与字线WL7形成在同一层上，字线WL3与字线WL6形成在同一层上，且字线WL4与字线WL5形成在同一层上。存储器单元C1至C8的栅极相对于列方向设置在存储器单元的相同位置上，多个存储串的存储器单元C1至C8的栅极被配置成沿着行方向形成线。此处，存储器单元C1至C8的栅极耦接至各个字线WL1至WL8。虽未图示，但字线WL1至WL8沿行方向的每个端部为阶梯状结构。字线WL1至WL8形成为包围多个柱状部CLa和CLb，其中所述多个柱状部CLa与CLb沿行方向形成行。字线WL1至WL8与柱状部CLa与CLb之间形成有氧化物-氮化物-氧化物(ONO)层(未图示)。ONO层包括与柱状部CLa与CLb相邻的隧道绝缘层、与隧道绝缘层相邻的电荷陷阱层以及与电荷陷阱层相邻的阻挡绝缘层。正如本领域普通技术人员清楚的，电荷陷阱层起的作用是捕获电荷。此处，电荷陷阱层被形成为包围柱状部CLa和CLb以及耦接部JP的整个表面，且字线WL1至WL8被形成为包围电荷陷阱层。漏极选择晶体管DST包括柱状沟道层CLa的相应部分以及漏极选择线DSL。柱状沟道层CLa形成为沿着垂直于衬底Ba的方向延伸。漏极选择线DSL设置在位于字线的最高位置处的字线WL8之上。漏极选择线DSL沿行方向延伸。在列方向上，漏极选择线DSL与源极选择线SSL交替，并且在漏极选择线DSL之本文档来自技高网...

【技术保护点】

【技术特征摘要】
2010.10.26 KR 10-2010-01048531.一种半导体存储装置，包括：存储块，所述存储块包括存储串，所述存储串具有耦接在源极线与位线之间的沟道层；操作电路组，所述操作电路组被配置成通过将源极线的电压提高至热空穴供应电压并将源极线的电压维持在热空穴供应电压而向所述沟道层供应热空穴，并对所述存储串的存储器单元执行擦除操作；擦除操作判定电路，所述擦除操作判定电路被配置成在源极线的电压被维持在热空穴供应电压时基于位线的电压来判定热空穴是否充分地注入到所述沟道层中并基于判定的结果产生块擦除使能信号；以及控制电路，所述控制电路被配置成响应于所述块擦除使能信号来控制所述操作电路组开始执行所述擦除操作的时间点，其中，操作电路组被配置成在源极线的电压被维持在热空穴供应电压时在第一时间间隔期间将连接至存储串的多个字线和位线浮置，位线的电压在第一时间间隔期间通过注入至沟道层中的空穴而增加，以及操作电路组被配置成在第一时间间隔之后通过将接地电压施加至所述多个字线并将源极线的电压维持在擦除电压来开始对存储串的存储器单元执行擦除操作。2.如权利要求1所述的半导体存储装置，其中，所述擦除操作判定电路被配置成通过感测所述位线的电压来确定供应至所述沟道层的热空穴的数量，感测到的电压指示注入到所述沟道层中的热空穴的数量。3.如权利要求1所述的半导体存储装置，其中，所述擦除操作判定电路被配置成当目标数量的热空穴被供应至所述沟道层时输出所述块擦除使能信号。4.如权利要求3所述的半导体存储装置，其中，所述擦除操作判定电路被配置成通过感测所述位线的电压来确定供应至所述沟道层的热空穴的数量，所述位线的电压根据注入到沟道层中的热空穴的数量而变化。5.如权利要求1所述的半导体存储装置，其中，所述存储块包括多个存储串，所述擦除操作判定电路被配置成当目标数量的热空穴供应至所述多个存储串之中按顺序的第一存储串、位于所述存储串中间部分的第二存储串、以及最后一个存储串的沟道层中的每个时，输出所述块擦除使能信号。6.如权利要求5所述的半导体存储装置，其中，所述擦除操作判定电路被配置成通过感测连接至第一存储串、第二存储串和最后一个存储串的位线中的相应一个的电压来确定供应至沟道层中每个的热空穴的数量，感测到的电压根据注入到所述沟道层中的热空穴的数量而变化。7.如权利要求1所述的半导体存储装置，其中，所述擦除操作判定电路包括：参考电压发生电路，所述参考电压发生电路被配置成产生参考电压；热空穴检测电路，所述热空穴检测电路被配置成通过将所述参考电压与根据供应至所述沟道层的热空穴的数量而变化的、所述位线的电压进行比较，来检测被供应至所述沟道层的热空穴的数量，并用于根据检测结果产生串擦除使能信号；以及块擦除判定电路，所述块擦除判定电路被配置成响应于所述串擦除使能信号来产生所述块擦除使能信号。8.如权利要求5所述的半导体存储装置，其中，所述擦除操作判定电路包括：参考电压发生电路，所述参考电压发生电路被配置成产生参考电压；热空穴检测电路，所述热空穴检测电路被配置成将所述参考电压与连接至所述存储串之中按顺序的...

【专利技术属性】
技术研发人员：秋敎秀，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：