具有垂直沟道晶体管的半导体器件及其制造方法技术

本发明专利技术提供了具有垂直沟道晶体管的半导体器件及其制造方法。该半导体器件包括第一场效应晶体管和第二场效应晶体管，其中第一场效应晶体管的沟道区域用作第二场效应晶体管的源极/漏极电极，第二场效应晶体管的沟道区域用作第一场效应晶体管的源极/漏极电极。

【技术实现步骤摘要】

本公开涉及一种半导体器件及其制造方法，更具体地，涉及。
技术介绍
为了半导体器件的高度集成，可以减小图案的线宽，和/或可以减小晶体管所占据的面积。晶体管包括例如二维金属氧化物半导体场效应晶体管(MOSFET)。二维MOSFET 包括分别设置在沟道区域的两侧的源极电极和漏极电极。
技术实现思路
根据实施例，半导体存储器件包括半导体衬底；半导体柱，从半导体衬底延伸， 该半导体柱包括第一区域、第二区域和第三区域，该第二区域位于第一区域和第三区域之间，第三区域位于第二区域与半导体衬底之间；第一栅极图案，设置在第二区域上，第一绝缘层在第一栅极图案与第二区域之间；以及第二栅极图案，设置在第三区域上，第二绝缘层在第二栅极图案与第三区域之间。半导体存储器件还可以包括电容器，电连接到第一区域；字线，电连接到第一栅极图案；以及位线，电连接到第三区域，位线设置在字线与衬底之间，该位线在第一方向上延伸，字线在基本垂直于第一方向的第二方向上延伸。第一区域和第三区域可以具有第一导电类型，第二区域和衬底具有不同于第一导电类型的第二导电类型。第一栅极图案和第二栅极图案可以包括半导体材料和金属中的至少一种。半导体存储器件还可以包括第三栅极图案，该第三栅极图案设置在第三区域上与第二栅极图案相对并关于半导体柱设置得与第一栅极图案基本共平面，第三绝缘层在第三栅极图案与第三区域之间。第二栅极图案可以朝向第二区域延伸超过第二区域与第三区域之间的边界，使得部分第二栅极图案设置在第二区域上。根据实施例，半导体存储器件包括半导体衬底；从半导体衬底延伸的半导体柱， 半导体柱包括第一区域、第二区域和第三区域，第二区域位于第一区域与第三区域之间，第三区域位于第二区域与半导体衬底之间；第一栅极图案，设置在第二区域上，第一绝缘层在第一栅极图案与第二区域之间，第二栅极图案，设置在第三区域上，第二绝缘层在第二栅极图案与第三区域之间；第三栅极图案，设置在第三区域上与第二栅极图案相对并关于半导体柱设置得与第一栅极图案基本共平面，第三绝缘层位于第三栅极图案与第三区域之间； 电容器，电连接到第一区域；字线，电连接到第一栅极图案；以及位线，电连接到第三区域。第一区域和第三区域可以具有第一导电类型，第二区域和衬底具有不同于第一导电类型的第二导电类型。第一栅极图案和第二栅极图案可以包括半导体材料和金属中的至少一种。位线可以设置在字线与衬底之间，位线在第一方向上延伸，字线在基本垂直于第一方向的第二方向上延伸。根据实施例，一种形成半导体存储器件的方法包括在半导体衬底中形成具有基本相同构造的第一沟槽和第二沟槽，第一沟槽和第二沟槽彼此相邻设置并在第一方向上延伸；在第一沟槽中形成第一栅极图案以及在第二沟槽中形成第二栅极图案；在第一栅极图案上且在第一沟槽中形成第三栅极图案；在基本垂直于第一方向的第二方向上形成交叉第一沟槽的第三沟槽；在第三沟槽中形成位线；在第二栅极图案上且在第二沟槽中形成插塞绝缘图案；以及在第三栅极图案上形成字线。该方法还可以包括在设置于第一沟槽与第二沟槽之间的半导体柱上形成存储元件，该半导体柱具有邻近第三栅极图案的有源区域。该方法还可以包括在形成第一栅极图案之前在第一沟槽的侧壁上形成第一绝缘层。该方法还可以包括在形成第二栅极图案之前在第二沟槽的下侧壁上形成第二绝缘层。该方法还可以包括在形成第三栅极图案之前在第二沟槽的上侧壁以及在第一栅极图案的顶表面上形成第三绝缘层。存储元件可以包括电容器。该方法还可以包括在形成位线之前，在第三沟槽中形成下绝缘图案。该方法还可以包括在形成位线之前，在有源区域下的半导体柱中进行掺杂的操作。掺杂的操作可以使用具有不同于半导体衬底的导电类型的导电类型的杂质进行。根据实施例，半导体存储器件包括第一场效应晶体管和第二场效应晶体管，其中第一场效应晶体管的沟道区域构成第二场效应晶体管的源极电极，第二场效应晶体管的沟道区域构成第一场效应晶体管的漏极电极，第一场效应晶体管和第二场效应晶体管的沟道区域彼此直接接触。附图说明附图被包括以提供对本专利技术构思的进一步理解，并且被并入本说明书中且构成本专利技术书的一部分。附图示出本专利技术构思的示范性实施例，并与描述一起用于解释本专利技术构思的原理。在附图中图1是示意地示出根据本专利技术构思的实施例的半导体器件的电路图；图2A至图2C是示出根据本专利技术构思的实施例的半导体器件的示意图；图3是示出根据本专利技术构思的实施例的半导体器件的示意图；图4是示出根据本专利技术构思的实施例制造半导体器件的方法的流程图；图5A至图19A是示出参照图4描述的根据本专利技术构思的实施例制造半导体器件的方法的截面图；图5B至图19B是示出参照图4描述的根据本专利技术构思的实施例制造半导体器件的方法的透视图；图20至图22是描述根据本专利技术构思的实施例制造半导体器件的方法的透视图23是示出根据本专利技术构思的实施例制造半导体器件的方法的流程图；图24A至图31A是示出参照图23描述的根据本专利技术构思的实施例制造半导体器件的方法的截面图；图24B至图31B是示出参照图23描述的根据本专利技术构思的实施例制造半导体器件的方法的透视图；图32是示出根据本专利技术构思的实施例制造半导体器件的方法的流程图；图33A至图40A是示出参照图32描述的根据本专利技术构思的实施例制造半导体器件的方法的截面图；图33B至图40B是示出参照图32描述的根据本专利技术构思的实施例制造半导体器件的方法的透视图；图41是示出根据本专利技术构思的实施例制造半导体器件的方法的流程图；图42A至图46A是示出参照图41描述的根据本专利技术构思的实施例制造半导体器件的方法的截面图；图42B至图46B是示出参照图41描述的根据本专利技术构思的实施例制造半导体器件的方法的透视图；图47是示出根据本专利技术构思的实施例制造半导体器件的方法的流程图；图48A至图56A是示出参照图47描述的根据本专利技术构思的实施例制造半导体器件的方法的截面图；图48B至图56B是示出参照图47描述的根据本专利技术构思的实施例制造半导体器件的方法的透视图；图57至图67是示出根据本专利技术构思的实施例的半导体器件的透视图；图68至图72是示出根据本专利技术构思的实施例的半导体器件的透视图；图73和图74是示出根据本专利技术构思的实施例的半导体器件的有源区域的平面图；图75至图79是示出根据本专利技术构思的实施例制造半导体器件的方法的透视图；图80至图81分别是根据参照图75至图79描述的实施例的半导体器件的平面图和透视图；以及图82和图83是用于示意地描述包括根据本专利技术构思的实施例的垂直沟道晶体管的电子装置的方框图。具体实施例方式本专利技术构思的优点和特征及其实施方法将通过以下参照附图描述的实施例而被阐明。然而，本专利技术构思可以以不同的形式实施，而不应被解释为限于这里阐述的实施例。图1是示意地示出根据本专利技术构思的实施例的半导体器件的电路图。参照图1，提供了串联连接的第一场效应晶体管FETl和第二场效应晶体管FET2。 根据实施例，如图1所示，第一场效应晶体管FETl和第二场效应晶体管FET2可以分别为η 沟道金属氧化物半导体场效应晶体管(NM0SFET)和ρ沟道MOSFET (PM0SFET)。根据实施例， 第一场效应晶体管FETl和第二场效应晶体管FET2可以分别为PM0SFET和NM0SF本文档来自技高网...

【技术保护点】

【技术特征摘要】
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【专利技术属性】
技术研发人员：金大益，吴容哲，黄有商，曹永丞，郑铉雨，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：