一种背面嵌入应变介质区的VDMOS器件及其制备方法技术

本发明专利技术提出了一种背面嵌入应变介质区的VDMOS器件及其制备方法，该VDMOS器件包括漏区、漂移区、JFET区、沟道区、源区、介质、栅极、隔离介质、源极金属和应变介质区。本发明专利技术的VDMOS器件通过在背面挖槽并嵌入应变膜，从而在VDMOS器件的整个电流通路中引入应力，使得电流传输路径上载流子迁移率均增加，从而能够降低VDMOS器件的导通电阻，同时避免了VDMOS器件中的闩锁效应。本发明专利技术的制备方法通过覆盖绝缘应变层的方法向半导体中引入应变，避免了采用外延技术所必须的高温过程，而且完全不需改变器件的表面结构，能够直接应用于已有的器件设计中。

【技术实现步骤摘要】

本专利技术涉及半导体设计及制造
，特别涉及一种背面嵌入应变介质区的 VDMOSFET(vertical double diffusion Metal-Oxide-Semiconductor field effect transistor，垂直双扩散金属氧化物半导体场效应晶体管)器件及其制备方法。
技术介绍
VDMOS器件是一种广泛应用于功率电子
的晶体管，其在很多情况下作为一种开关器件应用于开关电源中。作为一种功率电子器件，其最重要指标之一就是导通电阻，对于VDMOS器件，根据其器件结构，导通电阻一般由接触电阻、源区电阻、沟道电阻、 JFET(Junction field effect transistor，结型场效应晶体管)区电阻、漂移区电阻和漏区电阻6部分组成。对于一般的VDMOS器件，接触电阻，源区电阻和漏区电阻很小，导通电阻的主要部分是沟道电阻、JFET区电阻以及漂移区电阻。降低这几部分电阻，可以通过改变器件的设计参数来实现，如减小漂移区厚度，增多漂移区掺杂浓度等，但是这样会影响器件的击穿电压。在不影响器件击穿电压的情况下减小器件的导通电阻是VDMOS器件设计的重要课题。采用应变技术是解决这一问题的有效途径。其原理是，通过向位于导电通路中的半导体材料施加应力，使得其中的载流子迁移率增加，进而降低器件的导通电阻。向半导体材料中施加应力的方法有许多种，其中一种方法是通过在硅表面外延生长一层晶格失配的半导体材料，如锗硅材料，再在锗硅材料上生产硅材料，从而在最上层的硅材料中引入应力。这种方法已经被应用于降低VDMOS器件的导通电阻中，如在公开号为2004173846A1，名称为具有应变结构的扩散MOS器件的美国专利；公开号为101789448A，名称为基于应变硅技术的P沟VDMOS器件的中国专利中所披露的那样。上述采用外延晶格失配材料的方法的一个主要缺点是该种材料在高温过程中容易弛豫，因此在进行后续工艺中的如深结扩散等高温过程就会遇到困难。因此产生了另一种向半导体中引入应力的方法，即在半导体表面覆盖应变膜的方法，如公开号为 2011004273A1的美国专利中披露的用绝缘应力层来向LDMOS中引入应力，从而提高LDMOS 沟道和漂移区中的载流子浓度，进而降低了 LDMOS导通电阻的方法。但是，这种方法只能降低沟道电阻和JFET区电阻，不能降低漂移区的电阻。
技术实现思路
本专利技术旨在至少解决现有技术中存在的技术问题，特别创新地提出了一种背面嵌入应变介质区的VDMOS器件及其制备方法。为了实现本专利技术的上述目的，根据本专利技术的第一个方面，本专利技术提供了一种背面嵌入应变介质区的VDMOS器件，其包括半导体材料，在所述半导体材料内形成有漏区、漂移区、JFET区、沟道区和源区；形成在所述半导体材料之上的栅介质、栅极、隔离介质和源极金属；在所述半导体材料内还形成有应变介质区，所述应变介质区与所述漏区、漂移区、JFET区、沟道区和源区(14)均接触，所述应变介质区的材料的晶格与半导体材料的晶格不匹配，能够在半导体材料中弓丨入应力。本专利技术的VDMOS器件通过在背面挖槽，并嵌入应变膜，从而在VDMOS器件的整个电流通路，包括沟道、JFET区和漂移区中引入应力，使得电流传输路径上载流子迁移率均增加，从而能够降低VDMOS器件的导通电阻。同时，由于本专利技术在VDMOS器件背面引入应变膜， 使沟道区下方成为不导电区域，从而避免了 VDMOS器件中的闩锁效应。为了实现本专利技术的上述目的，根据本专利技术的第二个方面，本专利技术提供了一种背面嵌入应变介质区的VDMOS器件的制备方法，其包括如下步骤Sl 提供衬底，在所述衬底上形成漏区、漂移区、JFET区、沟道区和源区；S2 依次制备栅介质、栅极、隔离介质和源极金属；S3 减薄衬底，将做好正面结构的VDMOS圆片正面贴膜；S4 在VDMOS圆片背面覆盖掩蔽层，然后光刻；S5 在掩蔽膜的掩蔽下对衬底进行刻蚀，形成应变介质区；S6 在应变介质区内淀积应变介质材料，使得应变介质区内填满应变介质材料，并且衬底背面完全被应变介质材料覆盖；S7 对衬底背面进行化学机械抛光，使得衬底背面的漏区露出；S8 揭去硅片正面的保护膜。本专利技术的制备方法通过覆盖绝缘应变层的方法向半导体中引入应变，避免了采用外延技术所必须的高温过程。同时本方法是在VDMOS器件背面覆盖应变膜，完全不改变器件的表面结构，能够直接应用于已有的器件设计中。本专利技术的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本专利技术的实践了解到。附图说明本专利技术的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中图1是本专利技术的背面嵌入应变介质区的VDMOS器件结构示意图；图2是一个优选实施例中完成正面工艺的常规VDMOS器件的结构示意图；图3-图5是向VDMOS器件背面嵌入应变介质区的工艺步骤示意图。附图标记10漏区；11漂移区；12JFET区；13沟道区；14源区；16重掺杂区；21栅介质；22栅极；23隔离介质；24源极金属；25应变介质区；30掩蔽膜。具体实施例方式下面详细描述本专利技术的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能理解为对本专利技术的限制。在本专利技术的描述中，需要理解的是，术语“纵向”、“横向”、“上”、“下”、“前”、“后”、 “左”、“右”、“竖直”、“水平”、“顶”、“底” “内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。在本专利技术的描述中，除非另有规定和限定，需要说明的是，术语“安装”、“相连”、 “连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。图1是本专利技术的背面嵌入应变介质区的VDMOS器件结构示意图，图中仅仅是示意的给出了各区域的尺寸，具体的尺寸可以根据器件参数的要求进行设计，从图1中可见，该背面嵌入应变介质区的VDMOS器件包括半导体材料，该半导体材料可以是制备VDMOS器件的任何半导体材料，具体可以是但不限于硅、锗、锗化硅、碳化硅、砷化镓。该半导体材料内形成有漏区10、漂移区11、JFET区12、沟道区13和源区14。以η型沟道VDMOS器件举例来具体说明器件的结构。漏区10进行η型杂质重掺杂以降低电阻；漂移区11与JFET区12 为η型轻掺杂以承受高的击穿电压，沟道区13为ρ型掺杂，源区14为η型重掺杂。对于ρ 型沟道VDMOS器件，将以上所有掺杂反型即可。在半导体材料之上形成有栅介质21，栅介质21可以是但不限于采用热氧化生长的二氧化硅或其他的high-k介质。在栅介质21之上形成有栅极22，栅极22可以是晶体管制备中任何可以作为栅极的材料，可以是但不限于多晶硅栅极或金属栅极。在栅极22之上形成有隔离介质23，为了将器件的源极本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：万欣，周伟松，梁仁荣，刘道广，许军，
申请(专利权)人：清华大学，
类型：发明
国别省市：