一种优化高压LDMOS器件源漏穿通性能的方法技术

本发明专利技术提供一种优化高压LDMOS器件源漏穿通性能的方法，在基板上覆盖一光刻胶层，在光刻胶层上开一开口，在开口中露出基板，从开口处注入氧离子；除去基板上覆盖的光刻胶层，对基板进行高温退火处理，在开口下的基板中的离子注入区域形成二氧化硅隔离区；对基板注入离子，形成P阱和邻近并接触P阱的N-漂移区，二氧化硅隔离区位于P阱区域内。本发明专利技术通过在LDMOS器件源漏之间容易穿通地方注入离子的方式，注入一定浓度的氧离子，注入后再经过高温退火处理形成二氧化硅隔离区，利用二氧化硅的特点来提高LDMOS器件的源漏穿通电压。

【技术实现步骤摘要】

本专利技术涉及一种半导体制造领域中的高压LDMOS器件，尤其涉及一种优化高压 LDMOS器件源漏穿通性能的方法。
技术介绍
高压 LDMOS (Lateral Double-Diffused MOS Transistors，横向双扩散金属氧化物半导体晶体管)器件被广泛地使用在各种芯片中。LDMOS器件具有工作电压高和工艺简单的特点，其工艺易于CMOS工艺兼容。在中国专利CN101783^5A中披露了一种高压LDMOS器件及其制造方法，其制造包括在P型衬低中进行阱注入以形成N阱和P阱，在P阱中淀积有源区隔离层，并刻蚀所述 P阱以在有源区形成有源区沟槽。去除有源区隔离层，在有源区沟槽中填入绝缘物。以第一掺杂剂量和第一掺杂能量对有源区进行N型杂质离子注入，以第二掺杂剂量和第二掺杂能量对有源区进行N型杂质离子注入以形成漂移区。淀积并刻蚀高压栅隔离层以形成高压栅区。在高压栅区生长高压栅氧化层，去除高压栅隔离，在高压栅氧化层上方淀积并刻蚀多晶硅以形成栅。在中国专利CN101969074A中披露一种高压LDMOS器件，该LDMOS器件包括衬底、 位于衬底之上的外延层，位于外延层之上的漂移区，位于LDMOS器件两端的漏区和源区。其中在衬底和外延层的交界面上紧贴漂移区的下表面具有交替排列的至少一对η型半导体区和P型半导体区，η型半导体区和ρ型半导体区紧贴排列相互形成横向的PN结，同时ρ型半导体区与漂移区形成纵向的PN结。在LDMOS结构中，由于N漂移区的结深很深，由漏极而造成很严重的感应势垒降低效应(Drain induction barrier lower，DIBL)，这就非常容易引起器件的源漏穿通，使得器件不容易控制。提高器件源漏之间的穿通电压常用增加器件的栅长及提高P阱掺杂浓度。但在提高LDMOS源漏穿通电压同时，也会产生不好的影响，如增加芯片的面积、影响节电容和节漏电流之类的问题。随着半导体技术的发展，如果能解决提高源漏之间穿通电压的问题，则将加快LDMOS器件的应用和发展。
技术实现思路
本专利技术目的在于提供一种优化高压LDMOS器件源漏穿通性能的方法，可以有效的提高源漏之间穿通电压，也避免了增加芯片的面积和对节电容的影响。为了实现上述的目的提供一种高压LDMOS器件优化源漏穿通性能的方法，其特征在于在基板上覆盖一光刻胶层，在光刻胶层上开一开口，在开口中露出基板，从开口处注入离子形成不接触基板表面的离子注入区域；除去基板上覆盖的光刻胶层，对基板进行高温退火处理，在开口下的基板中的离子注入区域形成二氧化硅隔离区；在基板中分别注入 P型和N型的离子，分别形成P阱和邻近并接触P阱的N-漂移区，二氧化硅隔离区位于P阱区域内；在P阱和N-漂移区内分别进行N型离子注入以形成N型重掺杂区，N-漂移区内设置的N型重掺杂区和N-漂移区构成LDMOS器件的漏极区，P阱内形成的N型重掺杂区构成 LDMOS器件的源极区；其中，植入P阱内N型重掺杂区时使二氧化硅隔离区所在的位置处于 P阱内N型重掺杂区与N-漂移区之间；在P阱内N型重掺杂区和N-漂移区之间的P阱区域的上方生成栅氧化层和多晶硅栅极。本专利技术提供一种高压LDMOS器件优化源漏穿通性能的方法中，在源漏之间容易穿通的地方引入二氧化硅，从而提高器件源漏之间的穿通电压。对开口中注入氧离子，将基板中的硅部分转化成二氧化硅。注入的氧离子浓度优选为IX IO18Ix 1018/cm2。在上面提到的高温退火处理过程包括以下先将基板升温至90(Tii0(rc，并维持该温度0. 5 2小时，之后继续升温至120(Γ1300 ，待形成二氧化硅隔离区后冷却至室温。 通过高温退火，修复由于之前氧离子注入基板而造成的损伤，并使得之前形成的二氧化硅转化成二氧化硅隔离区。优选，在高温退火过程中先将基板退火温度升高至1000°c，并维持该温度1小时，后将基板退火温度调高至1200°c，维持该温度3小时。本专利技术另一个目的在于提供一种由上述方法制作的LDMOS器件，该器件包括在P 型基板中设置N-漂移区，在N-漂移区边上设置P阱，在靠近N-漂移区的P阱内设置二氧化硅隔离区，所述N-漂移区内设置的N型重掺杂区和N-漂移区构成漏极区，在P阱内形成有N型重掺杂区的源极区；并且在P阱内设置的N型重掺杂区和N-漂移区之间的P阱区域的上方设置有栅氧化层和多晶硅栅极，位于源极区与N漂移区之间的二氧化硅隔离区用于提高器件源漏之间的穿通电压。本专利技术提供的高压LDMOS器件优化源漏穿通性能的方法能有效的提高源漏之间穿通电压，减少出现漏极感应势垒降低效应，使得器件容易受到控制。附图说明图1是本专利技术优化源漏穿通性能方法中对基板进行氧离子注入示意图。图2是本专利技术优化源漏穿通性能方法中基板中形成二氧化硅隔离区示意图。图3是本专利技术优化源漏穿通性能方法中形成P阱和N-漂移区的示意图。图4是本专利技术通过优化源漏穿通性能方法制造的高压LDMOS器件的结构示意图。具体实施例方式本专利技术提供一种优化高压LDMOS器件源漏穿通性能的方法。在基板上覆盖一光刻胶层，在光刻胶层上开一开口，在开口中露出基板，从开口处注入离子形成不接触基板表面的离子注入区域；除去基板上覆盖的光刻胶层，对基板进行高温退火处理，在开口下的基板中的离子注入区域形成二氧化硅隔离区；对基板注入离子， 形成P阱和邻近并接触P阱的N-漂移区，二氧化硅隔离区位于P阱区域内(此时二氧化硅隔离区在P阱中具有一个深度也即不接触P阱的表面)。之后在P阱和N-漂移区内分别进行离子注入形成N型重掺杂区，N-漂移区内设置的N型重掺杂区和N-漂移区构成LDMOS器件的漏极区，P阱内形成的N型重掺杂区构成源极区；其中，植入P阱内N型重掺杂区时使得二氧化硅隔离区所在的位置处于P阱内N型重掺杂区与N-漂移区之间(但不接触P阱、 N-漂移区)；在P阱内N型重掺杂区和N-漂移区之间的P阱区域的上方生成栅氧化层和多晶硅栅极。之后按照LDMOS器件通常的制备流程进行后续的制备工艺以完成LDMOS器件的制备，由于该后续的制备流程已为本领域的技术人员所熟知，所以不再赘述。通常会采用增加器件的栅长及提高P阱的掺杂浓度方式来提高LDMOS源漏穿通电压，但这势必会带来不好的影响，如需要增加芯片面积、影响节电容和节漏电流。本专利技术的重点在于在LDMOS器件的沟道区域中形成一二氧化硅隔离区，该二氧化硅隔离区位于源极区和漏极区之间用于提高器件源漏之间的穿通电压。在通常的LDMOS器件结构中，由于N 漂移区的结深很深，漏极感应势垒降低效应很严重，非常容易引起器件的源漏穿通，使得器件不容易控制，而本专利技术所提供的二氧化硅隔离区则很好的克服了上述问题。为提高LDMOS器件耐压性能，在有源区到漏区之间设有一个高阻层，称为漂移区 (drift，又称轻掺杂漏区)。在器件源漏之间容易穿通的漂移区通过离子注入方式将二氧化硅引入其中，形成的二氧化硅隔离区可承受高电压。下面对通过具体的实施例对本专利技术高压LDMOS器件优化源漏穿通性能的方法做进一步详细说明，以便更好理解本专利技术，但下述实施例并不限制本专利技术范围。在一种实施方式中如图ι所示，先在基板1上覆盖一光刻胶层3，在光刻胶层3上进行光刻工艺形成一开口，在开口的底部露出基板1。从露出基板的开口处注入浓度为1 X I本文档来自技高网...

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：谢欣云，黄晓橹，陈玉文，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：