本发明专利技术的半导体装置的制造方法，包括下列步骤：对于形成有半导体集成电路的图案(30、40)的基板，将对用于退火而照射的光的吸收率为规定以下的区域定义为疏图案区域(100)，并在疏图案区域(100)上局部形成用于提高光吸收率的薄膜(60)。之后对形成有半导体集成电路图案(30、40)和薄膜(60)的基板照射光以进行退火。这样，不需要光源侧的微细的调整和改良，即可防止光退火时半导体集成电路中产生的温度不均导致的电路的劣化，提高半导体集成电路的性能。
【技术实现步骤摘要】
本专利技术的实施方式涉及对表面配置有集成电路的半导体基板进行光退火处理的。
技术介绍
为使得半导体集成电路为电活性状态，需要对表面配置有集成电路的半导体基板进行1000°C以上的高温退火。近年来，随着电路的微小化，更加需要将退火时间相比以往作大幅地缩短。由此，提出对基板表面照射高强度的光，以对微小电路进行电活性化的光退火技术。例如，代表性的有FLA(Flash Lamp Annealing闪光灯退火)和LSA(Laser Spike Annealing激光脉冲退火)。这些都是现有技术，比称为脉冲RTA(Rapid Thermal Annealing快速退火)的数秒间的退火的照射时间更短，实现毫秒退火。照射光的照射时间即使为数毫秒，半导体基板的表面温度也可瞬时升温为高温，可以仅对基板的表层部进行退火。但是，这些退火技术由于短时间照射的原因热扩散时间短。因此，热扩散长度 100 μ m左右处容易产生100°C以上的温度不均的问题。温度不均会导致芯片内的阈值电压等的波动，因此需要极力地抑制这一情况。因此，考虑有对硅片各区域的光退火前的初始加热温度进行控制的技术，排列多个光源和温度计测器，对光强度进行调节等技术。
技术实现思路
在前述的光退火技术中，必须对各个各种各样的半导体集成电路分别调整光强度，这样的调整非常困难。又，以光源调整芯片尺寸以下的温度不均的话，需要排列很多光源，因此实际上并不实用。本专利技术的实施方式中，提供一种不需要对光源侧进行微小的调整或改良，可防止退火时半导体集成电路中产生的温度不均而导致的电路劣化，有助于提高半导体集成电路性能的。根据实施方式的，包括下列步骤对于形成有半导体集成电路图案的基板，将对用于退火而照射的光的吸收率为规定以下的区域定义为疏图案区域，并在所述疏图案区域上局部形成用于提高光吸收率的薄膜。然后，对形成有所述半导体集成电路图案和所述薄膜的所述基板照射光以进行退火。附图说明图1是显示第一实施方式使用的光退火装置的概略构成图。图2是显示半导体装置的基板电路构造的立体图。图3是用于说明第一实施方式涉及的的、显示半导体基板上形成的各种图案的配置例的示意图。图4是显示半导体基板上光吸收率和硅氮化膜厚与电路图案间隔之间的关系的图。图5是显示半导体基板上光吸收率和硅氮化膜厚之间的关系的图。图6是显示半导体基板上光吸收率差和硅氮化膜厚之间关系的图。图7是用于说明第二实施方式涉及的的、显示半导体基板上形成的各种图案的配置例的示意图。符号说明1…腔室2…基座3…光源10…半导体基板11…半导体基板主面12，22…GC (Gate Conductor 栅极导体)13，23…STI (Shallow Trench Isolation 浅沟道隔离)16, 26 —AA (Active Area 有源区)30，40，50…电路图案60…硅氮化膜100，200…疏图案区域具体实施例方式下面，参考附图对实施方式进行说明。第一实施方式图1为显示图1的实施方式中采用的光退火装置的概略构成图。腔室1内设有用于载置半导体基板10的基座2、用于对基板10的表面照射光的光源3。通过光源3所照射光的照射时间为几毫秒以下，这样，半导体基板10的表面温度瞬间达到高温，仅表层部被退火。此处，光源3可以是例如氙气灯，或是具有与氙气灯同等强度光谱的光源。此处，氙气灯黑体辐射的温度下具有6000K到7000K之间强度的光谱，此时的波长下面称为 λ (例如450nm)。又，照射时间为几ms，不超过1秒。在本实施方式中，光退火步骤中，在半导体基板10内光吸收率低时形成硅氮化膜，例如形成硅氮化膜。该光吸收率低的区域以下定义为疏图案区域，与之相反的具有高光吸收率的区域定义为密图案区域。半导体装置的电路构成具有如图2那样的基本结构，通过设置在硅等半导体基板 10上的GC(Gate Conductor栅极导体)12、STI (Shallow Trench Isolation浅沟道隔离)13 和AA (Active Area有源区)16构成。由于各自的尺寸不同，电路图案的形状整体是复杂的， 但是此处示出其基本构造。这里，GC12为硅或多晶硅。但是，材料不限于此，只要是具有与硅或多晶硅同等的折射率即可。又，AA16为硅基板10含有不纯物的区域。此处，不纯物为硼或磷等。但是不纯物不限于此。在有两个以上GC12的区域，在相邻的两个GC12之间、相互平行且具有一定间隔的边的组合有四个的情况下，其间隔作为P。又，各GC12间的最接近距离为R。此处，最接近距离R是指在相邻的两个GC12中，各区域内的点设为A和B时，AB间的距离为最短时的距1 O在一般的电路构造中，AA16紧靠排列的结构很多。但是对于两个相邻的AA16的最接近距离为，不会小于与AA16接触的GC12的最接近距离R。此处，AA16的最接近距离是指，在相邻的两个AA16中，各区域内的点设为A和B时，AB间的距离为最短时的距离。此处，AA16的最接近距离为大于GC12的最接近距离R。在以上所述的实例中，GC12的最接近距离R为IOnm以上0. 5 μ m以下、GC宽度W 为IOnm以上0. 5μπι以下。在能够定义间隔P的情况下，间隔P为IOnm以上0. 5μπι以下的区域、和存在ST13的区域称为密图案区域。疏图案区域为不存在密图案的区域。又，该疏图案区域内的电路图案称为疏图案。 疏图案区域中，也包括完全不存在GC12，STI13，AA16中任何一个的区域。例如，露出基板表面的区域也为疏图案区域。在对硅氮化膜60进行成膜时，硅氮化膜60和硅基板10之间可夹有氧化膜、例如夹有硅氧化膜。通过夹有氧化膜，在退火后剥离硅氮化膜60形成配线时，能够保持基板表面的绝缘，因此其是有效的手段。又，假设设照射光的峰值波长为λ、材料的折射率为η时， 氧化膜的厚度比λ/ 足够小即可，λ/ 为即使形成氧化膜反射特性也不会发生改变的范围。图3显示半导体基板10上形成的各种图案的设置例。图3中，半导体基板主面11上方配置半导体电路图案30，40构成的半导体集成电路。半导体基板主面11以此状态通过FLA进行光退火处理。电路图案30，40由6(12，51113， 和AA16构成。此处，在任意的GC12中，间隔P为0. 1 μ m，在0. 01 μ m到0. 5 μ m的范围内。 GC宽度W为0. 05 μ m，在0. 01 μ m至Ij 0. 5 μ m的范围内。GC的最接近距离R为0. 05 μ m、在从0. 010 μ m至Ij 0. 5 μ m的范围内。配置GC12的区域和配置ST13的区域为密图案区域。又，疏图案区域100为露出硅基板10的表面的部分，没有配置GC12，STI13，AA16中任何一个。该区域内，形成具有12nm 厚度的硅氮化膜60。又，硅氮化膜60和STI13的边距M为100 μ m以下。该距离在FLA时的热扩散长度以下。在这样的条件下半导体基板主面11进行FLA处理。FLA进行1毫秒、其间半导体基板主面11的温度变为1200°C。接着，对本实施方式的作用效果进行说明。图4显示，假定GC12的图案间隔P和占空比(GC宽度W相对于间隔P的比)为各种不同的尺寸时，光吸收率的计算结果。该计算通过RC本文档来自技高网...
【技术保护点】
【技术特征摘要】
...
【专利技术属性】
技术研发人员：大野博司，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：
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