包括主器件的堆叠的半导体器件制造技术

本发明专利技术公开了一种包括堆和多个电通路的系统。该堆包括第一非易失性存储芯片和第二非易失性存储芯片，该第二非易失性存储芯片缺少至少一些非核心电路。多个电通路在该第一非易失性芯片和该第二非易失性存储芯片之间延伸，该电通路有助于使该第一非易失性存储芯片向该第二非易失性存储芯片提供器件操作所需的信号和电压。

【技术实现步骤摘要】
【国外来华专利技术】包括主器件的堆叠的半导体器件相关领域的交叉引用本申请要求2009年2月24日提交的序列号为61/154，910的美国临时专利申请和2009年4月24日提交的序列号为12/429，310的美国专利申请的优先权权益，其全部内容通过引用合并于此。
技术介绍
现今，许多电子器件包括存储器系统以存储信息。一些存储器系统存储例如数字化的音频或视频信息，用于通过各媒体播放器进行回放。其它的存储器系统存储例如软件和相关信息，以实现不同类型的处理功能。此外，例如动态随机存取存储器(DRAM)系统和静态随机存取存储器(SRAM)系统的一些类型的存储器系统是易失性存储器系统，这是因为在电源被切断时，所存储的数据不被保存；而例如NAND(与非)闪存系统和N0R(或非) 闪存系统的其它类型的存储器系统为非易失性存储器系统，这是因为在断电时，所存储的数据被保存。随着时间的推进，消费者有这样的期望存储器系统将具有由尺寸逐渐缩小的芯片来提供的逐渐增大的容量。以往，能够实现上述期望的一个重要因素是工艺技术的成比例缩小；但是，在不久的将来，这种方法的成本和局限非常可能逐渐变得更不利。例如，当工艺技术成比例缩小到50nm以下时，由于晶体管特性和可靠性(例如保持力和耐久性)恶化，使得开发几何结构更小的存储器件(尤其是闪存)变得十分具有挑战性。此外，使处理技术的成比例缩小投入巨大。因此，考虑到工艺技术成比例缩小的上述成本和局限，需要研究和开发新的方法来实现容量逐渐增大的存储器系统。
技术实现思路
本专利技术的目的在于提供一种适于堆叠的改进的半导体器件。根据本专利技术的一方面，提供一种包括堆(stack)的系统。该堆包括第一非易失性存储芯片和第二非易失性存储芯片。该第二非易失性存储芯片至少缺少一些非核心电路， 从而有助于减小芯片尺寸。多个电通路(electrical path)在该第一非易失性存储芯片和该第二 非易失性存储芯片之间延伸。电通路有助于使该第一非易失性存储芯片向该二非易失性存储芯片提供器件操作所需的信号和电压。根据本专利技术的另一方面，提供一种方法，该方法包括制造相互兼容的第一非易失性存储芯片和第二非易失性存储芯片。该第一非易失性存储芯片和该第二非易失性存储芯片被制造为具有大体相似的核心芯片区域，但是仅第一非易失性存储芯片具有另外的芯片区域，在该另外的芯片区域内设置有提供用于分享第一和第二非易失性存储芯片两者优势的功能的电路。另外芯片区域的电路被配置为产生与第一和第二非易失性存储芯片两者相关的器件操作所需的信号和电压。根据本专利技术的又一个方案，提供一种方法，其包括堆叠至少两个半导体芯片。该半导体芯片中的一个为主存储器件且该半导体芯片中的另一个为从存储器件。该方法还包括用过硅通孔将堆叠的该半导体芯片用导线连在一起；以及通过倒装芯片和凸点，使堆叠的该半导体芯片连接至封装印刷电路板。根据本专利技术的再一个方案，提供一种非易失性存储芯片，其包括核心区域，该核心区域占据非易失性存储芯片整个芯片区域的大部分(例如超过百分之八十、或者甚至超过百分之九十)。在该非易失性存储芯片的另外的芯片区域内设置有配置为从另一非易失性存储芯片接收信号和电压的电路。该核心区域与该另外的芯片区域相比具有更微型化的工艺技术。因此，提供一种包括一个或多个存储器件的改进的系统。 附图说明现在将通过实例，参考所附附图图1是示例性NAND闪存芯片平面图的框图；图2是另一示例性NAND闪存芯片平面图的框图；图3是又一示例性NAND闪存芯片平面图的框图；图4是根据示例实施例的用于主存储器件的NAND闪存芯片平面图的框图；图5是根据示例实施例的用于从存储器件的NAND闪存芯片平面图的框图；图6是示出根据示例实施例的一个主存储器件和三个从存储器件的框图；图7以示意图形式示出了与图6中所示的闪存示例实施例一致的堆的一个实例的俯视图；图8以示意图形式示出了图7中所示的示例性堆的横截面视图；图9以示意图形式示出了一横截面视图，其与图8的实例的横截面视图相似、但是还例示了包括堆叠器件的设备如何可以还包括采用了倒装芯片和凸点技术的封装的细节；图10以示意图形式示出了一横截面视图，其与图8的实例的横截面视图相似、但是还例示了包括堆(即堆叠器件)的设备如何可以还包括适于丝焊技术的传统球栅阵列 (BGA)封装的细节；图11是根据替代实施例的用于主存储器件的NAND闪存芯片平面图的框图；图12是根据替代实施例的用于从存储器件的NAND闪存芯片平面图的框图；图13是根据另一替代实施例的用于从存储器件的NAND闪存芯片平面图的框图。在不同的图中，可能使用了相似或相同的附图标记来表示附图中所例示的相似的示例性特征。此外，各种实施例未以比例示出在附图中。例如，为了便于举例说明，可能已经将某些例示的元件或组件的尺寸放大了。具体实施例方式虽然术语“区域”在其它语境下可被理解为二维限定空间，但是应理解三维限定空间 (地带)与此处使用的术语“区域”也是一致的。图1是示例性NAND闪存芯片平面图100的框图，其例示了在闪存器件的芯片区域内主要组件布置的一种可能划分。在平面图100中，两个行解码器区域110和112分别在相邻的存储单元阵列区域114和116以及118和120之间延伸。对于行解码器区域110和112，在这些区域内可以找到闪存器件的行解码器。如本领域技术人员可理解的，行解码器是为读操作或编程操作选择页面的存储器件的组件。相比之下，对于传统擦除操作，行解码器不是选择页面而是选择块。对于存储单元阵列区域114、116、118和120，在这些区域内可以找到闪存器件的存储单元阵列。如将被本领域技术人员理解地，闪存器件的存储单元阵列包括许多(例如成百万的)闪存单元，每个闪存单元内都可以存储有一位或多位(逻辑 “1”或“0”)。输入/输出焊盘区域124和126沿平面图100的宽度方向的边缘延伸，并且高电压发生器区域130和132以及外围电路区域134沿平面图100的长度方向的边缘延伸。对于输入/输出焊盘区域124和126，在这些区域内可以找到闪存器件的输入/输出焊盘。如将被本领域技术人员很好理解地，各种信号通过这些焊盘传输进入存储芯片或从存储芯片穿出。此外，根据至少一个替代实例，可以设想使与例示的区域类似的输入/输出焊盘区域在最靠近外围电路区域处沿(平面图的)长度方向的边缘延伸。对于高电压发生器区域130和132，在这些区域内可以找到闪存器件的高电压发生器，例如电荷泵。在一些实例中，“高电压”指的是比操作电压高的电压(例如比Vcc高的电压)。此外，在一些实例中，高电压发生器共同产生一系列较高电压。对于外围电路区域134，在此区域中找到可以对于器件操作来说重要的其它电路， 例如如下所述 ·用于地址和数据的输入和输出缓冲器 ·用于控制和指令信号的输入缓冲器 包括指令解码器的状态机 地址计数器 行和列预解码器 状态寄存器附加的电路区域140、142也与外围电路区域134相邻。在这些附加的电路区域内， 可以找到闪存器件的页面缓冲器和列解码器。页面缓冲器和列解码器是具有本领域技术人员已知的功能的闪存器件的组件。例如，在闪存编程期间，输入数据经由列解码器依次载入页面缓冲器中。本领域技术人员将理解的是，根据设计者的选择，非易失性存储器的芯片平面图本文档来自技高网...

【技术保护点】
１．一种系统，包括：堆，其包括：第一非易失性存储芯片；以及第二非易失性存储芯片，该第二非易失性存储芯片缺少至少一些非核心电路，以有助于减小芯片尺寸；以及多个电通路，在该第一非易失性存储芯片和该第二非易失性存储芯片之间延伸，该电通路有助于该第一非易失性存储芯片向该第二非易失性存储芯片提供器件操作所需的信号和电压。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：金镇祺，
申请(专利权)人：莫塞德技术公司，
类型：发明
国别省市：CA