半导体器件及其形成方法技术

本发明专利技术提供一种形成半导体器件的方法，包括以下步骤：在半导体衬底之上层叠绝缘层和多晶硅层；利用等离子体法在多晶硅层中邻近多晶硅层表面的位置形成分散有氮(N)的区域；以及在包括分散有氮(N)的区域的多晶硅层上沉积掺杂多晶硅层。

【技术实现步骤摘要】

本专利技术的示例性实施例涉及一种，更具体而言，涉及一种即使多晶硅层所包含的杂质的浓度升高也可以使累积在多晶硅层下的绝缘层上的杂质减少/最少化的。
技术介绍
通常，可以使用多晶硅层作为半导体器件的栅图案。例如，在NAND快闪存储器件中，可以使用多晶硅层来形成浮栅，其中电子要被注入到所述浮栅中或电子要从所述浮栅中放电。诸如浮栅的栅图案形成在栅绝缘层之上，所述栅绝缘层形成在半导体衬底上。此外，将杂质注入到用作栅图案的多晶硅层中，从而实现具有低电阻值的栅图案。与此同时，栅图案的面积随着半导体器件尺寸的降低而降低。多晶硅层所包含的杂质的量可能变得相对不足，并因此可能发生多晶耗尽(poly d印letion)。为了减少多晶耗尽，可以通过进一步将杂质注入到多晶硅层中来增加多晶硅层中的杂质浓度。然而，在这种情况下，注入到多晶硅层中的高浓度的杂质可能扩散并因此累积在多晶硅层下的绝缘层上。其结果，半导体器件的可靠性可能会恶化。
技术实现思路
本专利技术的示例性实施例涉及一种即使多晶硅层中的杂质浓度升高也能够解决杂质累积在绝缘层上的问题的。根据本专利技术的一个方面，一种形成半导体器件的方法包括以下步骤在半导体衬底之上层叠绝缘层和多晶硅层；利用等离子体法在多晶硅层中与多晶硅层表面相邻的部位形成分散有氮(N)的区域；以及在包括分散有氮(N)的区域的多晶硅层上沉积掺杂多晶硅层。形成分散有氮(N)的区域以防止掺杂多晶硅层中的杂质向绝缘层扩散，以及防止在多晶硅层中形成氮化物层。优选地将形成分散有氮(N)的区域的步骤执行3至10秒。在形成掺杂多晶硅层之后，所述方法还包括以下步骤去除掺杂多晶硅层、多晶硅层和绝缘层的一部分以暴露出半导体衬底；通过刻蚀暴露出的半导体衬底形成沟槽；以及在各个沟槽中形成隔离层。在形成隔离层之后，可以额外地向掺杂多晶硅层中注入杂质。在额外地注入杂质之后，可以进一步执行快速热处理(RTP)以便扩散和激活掺杂多晶硅层中的杂质。可以利用杂质气体和硅源气体来沉积掺杂多晶硅层。根据本专利技术的另一方面，一种半导体器件包括形成在半导体衬底上的绝缘层； 形成在绝缘层上的多晶硅层；形成在多晶硅层中与多晶硅层表面相邻的部位的氮(N)分散区域；以及形成在包括氮(N)分散区域的多晶硅层上的掺杂多晶硅层。氮(N)优选地以离子状态和原子状态不连续地分散在氮(N)分散区域内。多晶硅层的晶粒优选地比掺杂多晶硅层的晶粒小。掺杂多晶硅层中是三价或五价杂质原子。多晶硅层和掺杂多晶硅层可以用作NAND快闪存储器的浮栅。优选地，多晶硅层中的杂质是比掺杂多晶硅层中的杂质具有更低浓度的杂质。分散有氮(N)的区域中的氮(N)的浓度随着接近多晶硅层的表面而升高。附图说明图IA至图ID是说明根据本专利技术的一个示例性实施例的形成半导体器件的方法的截面图；以及图2A至图2C是说明根据本专利技术的另一个示例性实施例的形成半导体器件的方法的截面图。具体实施例方式下面将参照附图详细地描述本专利技术的一些示例性实施例。提供附图是为了使本领域普通技术人员理解本专利技术的实施例的范围。图IA至图ID是说明根据本专利技术的一个示例性实施例的形成半导体器件的方法的截面图。具体而言，图IA至图ID是说明形成半导体存储器件的浮栅的方法的截面图。参见图1A，在包括隔离区和有源区的半导体衬底101之上形成绝缘层103和多晶硅层105。绝缘层103被形成为将诸如浮栅的栅图案绝缘。具体而言，绝缘层103被用作隧道电介质层，电子经过所述隧道电介质层以使浮栅充电或释放电子，例如，绝缘层103被用作隧道电介质层，用于写入操作的隧道注入和用于擦除操作的隧道释放经由所述隧道电介质层而发生。可以通过沉积氧化物层或者可以通过将半导体衬底101氧化来形成绝缘层103。 绝缘层103可以由二氧化硅(SiO2)层形成。多晶硅层105是用于诸如浮栅的栅图案的导电层。根据一个实例，多晶硅层105 被形成在绝缘层103上，并且包括第一纳米尺度晶粒。在此，第一纳米尺度晶粒的尺寸比随后要形成的掺杂多晶硅层的第二纳米尺度晶粒小。这是为了使每单位面积的多晶硅层105 的纳米尺度晶粒的边界一致，使得多晶硅层105被图案化之后半导体器件的存储器单元具有一致的特性。此外，多晶硅层105中的杂质具有比随后要形成的掺杂多晶硅层的杂质低的浓度。由于多晶硅层105内存在杂质，所以多晶硅层105可以具有导电性，并因此多晶硅层 105可以用作浮栅。此外，多晶硅层105内的杂质浓度要低至绝缘层103的特性不会因杂质向绝缘层 103扩散而降低的程度。包含低浓度杂质的多晶硅层105可以降低出现掺杂多晶硅层的杂质扩散到绝缘层103中的现象的可能性。参见图1B，通过等离子体法在多晶硅层105内与多晶硅层105表面相邻的部位形成分散有氮(N)的区域。分散有氮(N)的区域内的氮(N)的浓度随着接近多晶硅层105的表面而升高。例如，将利用等离子体法来形成分散有氮(N)的区域的工艺执行10秒或少于 10秒，以防止在多晶硅层105中形成氮化物层。如果在多晶硅层105中形成了氮化物层，则多晶硅层105和随后要形成的掺杂多晶硅层不能用作浮栅。此外，如果形成了氮化物层，则当通过刻蚀多晶硅层105和后续要形成的掺杂多晶硅层来形成图案时刻蚀工艺会执行得不平滑，从而不能形成具有期望轮廓的图案。为此， 可以将利用等离子体法来形成分散有氮(N)的区域的工艺执行10秒或少于10秒，从而防止形成氮化物层。另外，可以将利用等离子体法来形成分散有氮(N)的区域的工艺执行3秒或大于 3秒，以便减少单元特性由于氮(N)污染的原因而降低，并且降低随后要形成的掺杂多晶硅层的杂质扩散到多晶硅层105中的可能性。如果将利用等离子体法来形成分散有氮(N)的区域的工艺执行3至10秒，则氮 (N)以离子状态分散而据此形成SiNx,或者在不与硅(Si)化合的情况下以原子状态扩散。 SiN5^P原子状态的氮(N)不是以连续的状态形成的，并且形成为不具有特定的物理厚度。参见图1C，在包括分散有氮(N)的区域的多晶硅层105之上形成包含杂质111的掺杂多晶硅层109。掺杂多晶硅层109，与多晶硅层105—起，是用作诸如浮栅的栅图案的导电层。根据一个实例，掺杂多晶硅层109具有尺寸比第一纳米尺度晶粒大的第二纳米尺度晶粒。掺杂多晶硅层109内的杂质111可以包括诸如磷⑵的五价原子，或诸如硼⑶ 的三价原子。可以通过利用杂质气体和硅源气体沉积掺杂多晶硅层来形成掺杂多晶硅层109。 在沉积掺杂多晶硅层的工艺中，可以利用SiH4或SiH2Cl2气体作为硅源气体。此外，杂质气体可以根据要掺杂到掺杂多晶硅层109中的杂质111的类型而变化。例如，当杂质111为磷(P)时，可以使用PH3气体作为杂质气体。在本专利技术的本示例性实施例中，可以在形成掺杂多晶硅层109之前通过执行等离子体法而在多晶硅层105内与掺杂多晶硅层109相邻地形成分散有氮(N)的区域。包含高浓度的氮(N)的区域可以降低掺杂多晶硅层109内的杂质111扩散到分散有氮(N)的区域以下的多晶硅层105的底部并因此累积到绝缘层103上的可能性。此外， 与在掺杂多晶硅层109和多晶硅层105的界面处形成氮化物层或氧化物层的情况以及执行 N2O退火工艺或NH3氮化工艺的情况相比，包含高浓度的氮(N本文档来自技高网...

【技术保护点】
１．一种形成半导体器件的方法，包括以下步骤：在半导体衬底之上层叠绝缘层和多晶硅层；在所述多晶硅层中与所述多晶硅层表面相邻的部位形成分散有氮的区域；以及在包括所述分散有氮的区域的所述多晶硅层上沉积掺杂多晶硅层。

【技术特征摘要】
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【专利技术属性】
技术研发人员：高旻圣，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR