本申请公开了一种半导体器件及其制作方法。该方法包括：在体半导体衬底上外延生长宽带隙III-V族化合物半导体层/窄带隙III-V族化合物半导体层/宽带隙III-V族化合物半导体层的叠层结构；在所述叠层结构上形成栅堆叠；在所述体半导体衬底中形成嵌入式应变区；在所述栅堆叠的两侧、在所述叠层结构中形成源/漏区。
【技术实现步骤摘要】
本专利技术涉及半导体领域，更具体地，涉及一种新颖的，特别是一种高性能III-V族金属氧化物半导体场效应晶体管(MOSFET)及其制作方法。
技术介绍
已经证实，沟道中的应变可以显著影响金属氧化物半导体场效应晶体管(MOSFET) 中载流子的迁移率。例如，沿沟道的压缩应力有助于改善PFET (ρ型场效应晶体管)的性能， 而沿沟道的拉伸应力有助于改善nFET(n型场效应晶体管)的性能。对于pFET，形成嵌入在源/漏区中的SiGe已经被证明能够在沟道中有效引入压缩应力并从而提高PFET的性能。类似地，对于nFET，形成嵌入在源和漏中的Si C已经被证明能够在沟道中有效引入拉伸应力并从而提高nFET的性能。已经发现，III-V族化合物半导体有助于改进载流子迁移率。因此，目前已经在探索III-V族化合物半导体在集成电路工艺中的应用。但是，迄今为止，尚没有有效的手段来在这种通过III-V族半导体制成的器件中施加应力。有鉴于此，需要提供一种新颖的，特别是一种III-V族 MOSFET及其制作方法，其中可以有效地向其沟道区施加应力，从而改进其性能。
技术实现思路
本专利技术的目的在于提供一种，以克服上述现有技术中的问题。根据本专利技术的一个方面，提供了一种制作半导体器件的方法，包括在体半导体衬底上外延生长宽带隙III-V族化合物半导体层/窄带隙III-V族化合物半导体层/宽带隙 III-V族化合物半导体层的叠层结构；在所述叠层结构上形成栅堆叠；在所述体半导体衬底中形成嵌入式应变区；以及在所述栅堆叠的两侧、在所述叠层结构中形成源/漏区。优选地，所述宽带隙III-V族化合物半导体包括InAlAs、hP、AlSb、AlGaSb、GaP、 InGaP, AlGaAs, InAlSb中的任一种；以及所述窄带隙III-V族化合物半导体包括InAs、 InGaAs、GaAs、GaSb、InGaSb、InSb 中的任一种。优选地，所述宽带隙III-V族化合物半导体层的厚度为1 5nm;所述窄带隙 III-V族化合物半导体层的厚度为5 20nm。优选地，所述栅堆叠包括高k栅介质/金属栅堆叠或高k栅介质/金属栅/多晶硅堆叠。优选地，所述栅堆叠包括栅介质/多晶硅栅堆叠，在形成源/漏区之后，该方法进一步包括去除所述栅堆叠；形成替代的高k栅介质/金属栅堆叠。优选地，形成嵌入式应变区的步骤包括在所述栅堆叠的两侧且嵌入所述半导体衬底形成牺牲应变区；去除所述牺牲应变区；形成嵌入式应变区。其中，形成牺牲应变区的步骤包括在所述栅堆叠的两侧向所述半导体衬底注入As或P，以形成牺牲应变区。优选地，所述半导体衬底上包括浅沟槽隔离用于隔离相邻的器件。从而，去除所述牺牲应变区，形成嵌入式应变区的步骤包括从所述浅沟槽隔离的上方向下刻蚀至部分浅沟槽隔离露出；选择性刻蚀余下的浅沟槽隔离以及牺牲应变区；通过外延生长，形成嵌入式应变区。进一步优选地，在选择性刻蚀余下的浅沟槽隔离之前，所述方法进一步包括采用介质层覆盖所述栅堆叠以及两侧余下的叠层结构顶部和外侧。优选地，所述窄带隙III-V族化合物半导体层包括至少一层。优选地，所述体半导体衬底包括Si，所述嵌入式应变区包括Si:C或SiGe。优选地，形成源/漏区的步骤包括通过离子注入在所述栅堆叠两侧的叠层结构中形成源/漏区；其中对于nMOSFET，注入的离子包括Si或S ；对于pMOSFET，注入的离子包括Si或Be。根据本专利技术的另一方面，提供了一种半导体器件，包括体半导体衬底；叠层结构，包括宽带隙III-V族化合物半导体层/窄带隙III-V族化合物半导体层/宽带隙III-V 族化合物半导体层，形成在所述体半导体衬底上；栅堆叠，形成在所述叠层结构上；嵌入式应变区，形成在所述栅堆叠两侧，嵌入所述体半导体衬底中；以及源/漏区，形成在所述栅堆叠两侧的叠层结构中。优选地，所述宽带隙III-V族化合物半导体包括InAlAs、hP、AlSb、AlGaSb、GaP、 InGaP, AlGaAs, InAlSb中的任一种；以及所述窄带隙III-V族化合物半导体包括InAs、 InGaAs、GaAs、GaSb、InGaSb、InSb 中的任一种。优选地，所述宽带隙III-V族化合物半导体层的厚度为1 5nm;所述窄带隙 III-V族化合物半导体层的厚度为5 20nm。优选地，所述窄带隙III-V族化合物半导体层包括至少一层。优选地，所述体半导体衬底包括Si，所述嵌入式应变区包括Si:C或SiGe0优选地，对于nMOSFET，所述源/漏区中包括Si或S离子；对于pMOSFET，所述源/ 漏区中包括Si或Be离子。根据本专利技术的实施例，通过在体半导体衬底中形成嵌入式应变区，向体半导体衬底上形成的III-V族化合物半导体叠层结构中形成的源/漏区施加应力。从而有效地向 III-V族化合物半导体器件施加应力以改善其性能，而不会对其结构造成不利影响。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和优点将更为清楚，在附图中图1 12示出了根据本专利技术第一实施例的半导体器件在制造期间各阶段的示意截面图；以及图13 沈示出了根据本专利技术第二实施例的半导体器件在制造期间各阶段的示意截面图。具体实施例方式以下，通过附图中示出的具体实施例来描述本专利技术。但是应该理解，这些描述只是示例性的，而并非要限制本专利技术的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本专利技术的概念。在附图中示出了根据本专利技术实施例的层结构示意图。这些图并非是按比例绘制的，其中为了清楚的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。(第一实施例)以下将参照附图1 12来描述本专利技术的第一实施例。如图1所示，根据本专利技术的制造工艺从体晶片如体Si晶片开始。具体地，在体晶片即半导体衬底1001上外延生长宽带隙III-V族化合物半导体材料与窄带隙III-V族化合物半导体材料的叠层结构。例如，可以生长如下结构两层宽带隙半导体材料层如InAlAS 1002和1004，以及夹在它们之间的一层窄带隙材料层如InAs或InGaAs 1003。窄带隙材料层可以包括至少一层。例如，宽带隙材料层如InAlAs 1002和1004的厚度可以为约1 5nm，窄带隙材料层如InAs或hGaAs 1003的厚度可以为约5 20nm。这种外延生长例如可以通过分子束外延(MBE)等技术来进行。当然，在此也可以采用其他宽/窄带隙III-V族化合物半导体材料层的组合，例如所述宽带隙III-V族化合物半导体可以包括InAlAs, InP、AlSb, AlGaSb, GaP、InGaP, AlGaAs, InAlSb中的任一种；以及所述窄带隙III-V族化合物半导体可以包括InAs、 InGaAs、GaAs、GaSb、InGaSb、InSb 中的任一种。优选的组合可以包括以下的任一组或其他组合宽带隙III-V族化合物半导体可以为InAlAs或hP，窄带隙III-V族化合物半导体可以为InAs或In本文档来自技高网...
【技术保护点】
１．一种制作半导体器件的方法，包括：在体半导体衬底上外延生长宽带隙ＩＩＩ－Ｖ族化合物半导体层／窄带隙ＩＩＩ－Ｖ族化合物半导体层／宽带隙ＩＩＩ－Ｖ族化合物半导体层的叠层结构；在所述叠层结构上形成栅堆叠；在所述体半导体衬底中形成嵌入式应变区；以及在所述栅堆叠的两侧、在所述叠层结构中形成源／漏区。
【技术特征摘要】
【专利技术属性】
技术研发人员：朱慧珑，刘洪刚，骆志炯，梁擎擎，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11
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