一种MOS器件结构及其制备方法技术

本发明专利技术公开了一种MOS器件结构，其侧墙为低K介质层，从而可以减弱高K厚栅MOS器件源漏的边缘电场通过侧墙的电容耦合影响沟道的效应，有效抑制高K厚栅介质MOS器件的短沟道效应，提高MOS器件的性能；同时，公开了一种MOS器件制备方法，该方法通过在侧墙材料淀积过程中进行碳掺杂，使所述侧墙材料的介电常数大大降低，从而可以减弱高K厚栅MOSFET源漏的边缘电场通过侧墙的电容耦合影响沟道的效应，有效抑制高K厚栅介质层MOSFET的短沟道效应，提高MOS器件的性能，且该方法简单方便。

【技术实现步骤摘要】

本专利技术涉及半导体器件
，尤其涉及一种MOS器件结构及其制备方法。
技术介绍
自从第一个晶体管专利技术以来，经过几十年的飞速发展，晶体管的横向和纵向尺寸都迅速缩小。据国际半导体技术蓝图(ITRS，International Technology Roadmap for Semiconductors)在2004年的预测，到2018年晶体管的特征尺寸将达到7nm。尺寸的持续缩小使晶体管的性能(速度)不断提高，也使得我们能够在相同面积的芯片上集成更多的器件，集成电路的功能越来越强，同时也降低了单位功能成本。然而器件特征尺寸的不断减小也带来了一系列的挑战。当器件的特征尺寸进入到深亚微米以后，器件的短沟道效应(SCE，Short Channel Effect)日趋严重，从而使器件的性能退化。短沟道效应(Short Channel Effect)是CMOS器件沟道长度缩小时常见的现象， 它会造成阈值电压漂移、源漏穿通、DIBL(Drain induction barrier lower，漏极感应势垒降低)(较高漏压下)等特性，严重时会造成CMOS器件性能失效。SCE可以用Yau提出的电荷共享模型来解释，即当沟道变短时，源衬、漏衬PN结分享沟道耗尽区电荷与沟道总电荷的比例将增大，从而导致栅控能力下降。根据电荷共享模型推导出的阈值电压漂移公式AKaj = L(长沟)-Vjmm = Ml =Jl + ^ - 1 ,可知，抑制 SCE 的常规方C C L \ Λ,οχοχVd法为以下三种(分别调节公式中标出的三个参数)(1)减小t。x ;(2)减小沟道掺杂浓度Nb ； (3)减小源衬、漏衬PN结的结深&。其中，针对t。x&调节，即栅极介质层厚度的调节，由于介质层隧穿电流与氧化层厚度成指数关系，栅极介质层厚度不能无限减小，如对于传统Si02 或者SiON介质层，当厚度减小到Inm时，将导致器件完全失效。对于高阶的纳米器件，已经引入高介电常数的Hf02、Zr02、A1203或者其组合的高K材料作为栅极介电层，这样可以保持较大厚度情况下达到等效EOT的效果。但传统的电荷共享模型未考虑器件源漏的边缘电场通过侧墙的电容耦合而影响沟道的效应，因为传统的Si02或者SiON介质层较薄，这种效应还不明显。但当采用高K材料的厚栅介质层时，这种效应将对器件影响变大，严重时会造成器件特性衰退。对于在高K厚栅介质层的器件中如何减小这种效应，从理论分析可知有两种方法一是增大侧墙的厚度，二是降低侧墙的介电常数。在这两种方法中，前者不利于集成密度增大；后者是一种有效的办法，可以减小侧墙的耦合电容，从而减弱器件源漏的边缘电场通过侧墙的电容耦合影响沟道的效应。然而，目前高K栅介质层器件的侧墙材料尚停留在传统的侧墙工艺，即采用Si02 或者Si3N4或者其组合作为侧墙材料，而Si02的相对介电常数是3. 9，Si3N4的相对介电常数更是Si02的两倍。因而，如何降低高K栅介质层器件的侧墙材料的相对介电常数，已成为目前业界亟需解决的关键问题。
技术实现思路
本专利技术的目的在于提供一种MOS器件结构及其制备方法，以提高MOS器件的性能。为解决上述问题，本专利技术提出一种MOS器件结构，所述MOS器件的栅氧化层为高K 厚栅介质层，其侧墙为低K介质层。可选的，所述低K介质层的相对介电常数为1.8 3. 5。可选的，该MOS器件结构具体包括半导体衬底；栅氧化层，形成于所述半导体衬底上；栅极，形成于所述栅氧化层上，并且所述栅极的两侧形成有所述侧墙；以及源漏区，形成于所述栅极两侧的所述半导体衬底内。可选的，所述栅氧化层的材料为Hf02、&02、A1203中的任一种或其组合。可选的，所述侧墙的材料为Si02或者Si3N4或者其组合，且在其中掺入碳。同时，为解决上述问题，本专利技术还提出一种MOS器件的制备方法，该方法包括如下步骤提供半导体衬底；在所述半导体衬底上制备栅氧化层；在所述栅氧化层上制备栅极；在所述栅极的两侧淀积及自对准刻蚀形成侧墙；进行源漏注入，在所述半导体衬底内形成源漏区；其中，所述栅氧化层为高K厚栅介质层，所述侧墙为低K介质层。可选的，所述低K介质层的相对介电常数为1. 8 3. 5。可选的，所述低K介的侧墙是通过在侧墙材料淀积过程中掺入碳杂质形成的。可选的，所述栅氧化层的材料为Hf02、&02、A1203中的任一种或其组合。与现有技术相比，本专利技术提供的MOS器件结构，其侧墙为低K介质层，从而可以减弱高K厚栅MOS器件源漏的边缘电场通过侧墙的电容耦合影响沟道的效应，有效抑制高K 厚栅介质MOS器件的短沟道效应，提高MOS器件的性能。与现有技术相比，本专利技术提供的MOS器件制备方法通过在侧墙材料淀积过程中进行碳掺杂，使所述侧墙材料的介电常数大大降低，从而可以减弱高K厚栅MOSFET源漏的边缘电场通过侧墙的电容耦合影响沟道的效应，有效抑制高K厚栅介质层MOSFET的短沟道效应，提高MOS器件的性能，该方法简单方便。附图说明图1为本专利技术实施例提供的MOS器件结构的示意图。 具体实施例方式以下结合附图和具体实施例对本专利技术提出的MOS器件结构及其制备方法作进一步详细说明。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本专利技术实施例的目的。本专利技术的核心思想在于，提供一种MOS器件结构，其侧墙为低K介质层，从而可以减弱高K厚栅MOS器件源漏的边缘电场通过侧墙的电容耦合影响沟道的效应，有效抑制高K 厚栅介质MOS器件的短沟道效应，提高MOS器件的性能；同时，还提供一种MOS器件制备方法，该方法通过在侧墙材料淀积过程中进行碳掺杂，使所述侧墙材料的介电常数大大降低， 从而可以减弱高K厚栅MOSFET源漏的边缘电场通过侧墙的电容耦合影响沟道的效应，有效抑制高K厚栅介质层MOSFET的短沟道效应，提高MOS器件的性能，且该方法简单方便。本专利技术实施例提供的MOS器件结构，其栅氧化层为高K厚栅介质层，其侧墙为低K 介质层。关于该器件的具体结构，请参考图1，图1为本专利技术实施例提供的MOS器件结构的示意图，如图1所示，本专利技术实施例提供的MOS器件结构包括半导体衬底100 ；栅氧化层101，形成于所述半导体衬底100上；栅极102，形成于所述栅氧化层101上，并且所述栅极102的两侧形成有所述侧墙 103 ；以及源漏区104/105，形成于所述栅极102两侧的所述半导体衬底100内；其中，所述栅氧化层101为高K厚栅介质层，所述侧墙103为低K介质层。本专利技术实施例提供的MOS器件结构，其侧墙为低K介质层，从而可以减弱高K厚栅 MOS器件源漏的边缘电场通过侧墙的电容耦合影响沟道的效应，有效抑制高K厚栅介质MOS 器件的短沟道效应，提高MOS器件的性能。进一步地，所述侧墙103的材料为Si02或者Si3N4或者其组合，并通过在其中掺入碳形成所述低K介质层；所述低K介质层的相对介电常数为1. 8 3. 5。举例来说，当所述侧墙103的材料为Si02时，掺碳后形成的所述低K介质层的相对介电常数达到2. 7以下。进一步地，所述栅氧化层101的材料为Hf02、Zr02,A1203本文档来自技高网...

【技术保护点】
１．一种ＭＯＳ器件结构，其特征在于，所述ＭＯＳ器件的栅氧化层为高Ｋ厚栅介质层，其侧墙为低Ｋ介质层。

【技术特征摘要】

【专利技术属性】
技术研发人员：黄晓橹，张亮，陈玉文，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：31