本发明专利技术属于动态随机存储器技术领域，具体为一种增益单元eDRAM单元、存储器及其操作方法。本发明专利技术提供的增益单元eDRAM单元是在写MOS晶体管、读MOS晶体管、写字线、写位线、读字线、读位线、等效寄生电容的基础上，增加耦合互补MOS晶体管和接到固定电压的公共位线而获得，使该增益单元eDRAM单元具有数据保持时间长、刷新频率低的特点，由该增益单元eDRAM单元形成的存储器具有读取速度快、功耗低的特点。
【技术实现步骤摘要】
本专利技术属于动态随机存储器(DRAM)
，具体涉及一种嵌入式动态随机存 储器(eDRAM)技术，尤其涉及一种由写MOS晶体管、读MOS晶体管和耦合互补MOS晶体管组 成的增益单元eDRAM (Gain Cell eDRAM)单元、存储器及操作方法。
技术介绍
存储器可以分为片外存储器和嵌入式存储器，嵌入式存储器是一种集成在芯片内 与芯片系统中各个逻辑、混合信号等IP模块共同组成芯片的基本组成部分。嵌入式存储器 包括嵌入式静态随机存储器(eSRAM)和嵌入式动态随机存储器(eDRAM)，其中，eDRAM由于 其单元只包括一个晶体管和一个电容，相对eSRAM单元的六个晶体管，具有单元面积小的 特点。但是，传统的eDRAM的难点在于其电容的制造一般不与标准MOS工艺兼容，从而 DRAM工艺与常规逻辑工艺差异很大，工艺的整合相当困难。因此业界提出了用MOS管自身 的寄生电容来等效代替DRAM中电容的思想。请参阅图1，图1所示为现有技术的带两个MOS管的增益单元eDRAM单元结构示 意图。该eDRAM是由htel公司在美国专利US7120072中提出的，如图1所示，该feiin Cell eDRAM 100 包括写 MOS 晶体管 101、读 MOS 晶体管 102、写字线(Write Word Line, WWL)105、读字线(Read Word Line, RWL)106、写位线(Write Bit Line, WBL)107、读位线 (Read BitLine, RBL) 108以及等效寄生电容104。其中，写MOS晶体管101的源区连接于读 MOS晶体管102的栅极，MN点103为存储节点，等效寄生电容104 —端与103连接，另一端 接地，因此，丽点的电位的高低能控制读MOS晶体管102的导通与关断；例如，电容104存 储电荷时，代表存储“1”，丽点103为高电位，可以控制读MOS晶体管102关断。读MOS晶 体管102的一端接RBL，另一端接RWL ；写MOS晶体管101的一端接WBL，另一端接读MOS晶 体管102的栅极。在该实施例中，等效寄生电容104为写MOS晶体管101的有源区寄生电 容或读MOS晶体管102的栅电容，也或者是两者的结合。以下结合操作列表具体说明其操 作过程写操作(Write)写“0”时，RWL、RBL置0电位，读MOS晶体管102不工作；WffL 置-400mV，写MOS晶体管101导通，WBL置0V，从而等效寄生电容104放电，存储节点103电 位为0。写“ 1 ”时，RWL、RBL置0电位，读MOS晶体管102不工作；WffL置_400mV，写MOS晶 体管101导通，WBL置IV，从而等效寄生电容104充电，存储节点103电位为高电位。(1)数据保持时(Hold) RWL,RBL置0电位，读MOS晶体管102不工作，WffL置IV， 写MOS晶体管101关断，存储节点103的电位不受外界影响。(2)读操作(Read)读 “0” 时，WffL 置 IV，WBL 置 0V,写 MOS 晶体管 101 关断；RffL 偏置小于IV，RBL置0V，此时读MOS晶体管102导通，RWL通过读MOS晶体管对RBL充电， 由于读出电路具有钳位作用，RBL的电位能达到200mV，从而可以读出数据“0”。读“1”时， WWL置IV，WBL置0V，写MOS晶体管101关断；RWL偏置小于IV，此时读MOS晶体管102关断，RffL不会通过读MOS晶体管对RBL充电，RBL维持OV电位，从而可以读出数据“1”。图1所示的feiin Cell eDRAM单元不需要另外制造电容，采用标准CMOS工艺，并 且其结构相对eSRAM更简单，可以实现高密度的嵌入式存储。但是，由于等效寄生电容104 为写MOS晶体管101的有源区寄生电容或者读MOS晶体管102的栅电容、或者为写MOS晶体 管101的有源区寄生电容和读MOS晶体管102的栅电容的结合，等效寄生电容104的电容 值相对较小，且存储节点103受写MOS晶体管101的亚阈值特性影响，有可能漏电严重(如 图1中所示的箭头方向产生漏电)，从而使得存储节点的电荷泄露很快，较大影响存储单元 的数据保持时间。图2所示为现有技术的带三个MOS管的增益单元eDRAM单元结构示意图。虽然图 2的所示单元结构一定程度上解决了带两个MOS管的增益单元eDRAM单元被同一列选中单 元耦合串扰的问题，使得数据保持时间有所延长，但由于寄生电容仍然为一个MOS管的有 源区电容和另一个MOS管的栅电容之和，相对值还是很小，且存储节点受到写MOS管亚阈值 漏电的影响严重，使得存储节点的电荷泄露很快，影响存储单元的数据保持时间。
技术实现思路
本专利技术要解决的技术问题是，解决增益单元eDRAM单元的存储电荷泄漏较快、数 据保持时间短的问题。为解决以上技术问题，本专利技术提供一种增益单元eDRAM单元，包括写MOS晶体管、 读MOS晶体管、写字线、写位线、读字线、读位线、耦合互补MOS晶体管和接固定电压的公共 位线，所述耦合互补MOS晶体管的源端/漏端连接所述接固定电压的公共位线，所述耦合互 补MOS晶体管的栅极连接所述读位线，所述耦合互补MOS晶体管的漏端/源端连接所述写 MOS晶体管的漏端/源端以及所述读MOS晶体管的栅极，等效寄生电容形成于所述读MOS晶 体管的栅极。根据本专利技术的一实施例，其中，所述写MOS晶体管和读MOS晶体管为PMOS晶体管， 所述耦合互补MOS晶体管为NMOS晶体管。根据本专利技术的又一实施例，其中，所述写MOS晶体管和读MOS晶体管为NMOS晶体 管，所述耦合互补MOS晶体管为PMOS晶体管。根据本专利技术所提供的增益单元eDRAM单元，其中，所述等效寄生电容为写MOS晶体 管的有源区寄生电容、读MOS晶体管的栅电容、耦合互补MOS晶体管的有源区寄生电容三者 的并联组合。所述耦合互补MOS晶体管与写MOS晶体管具有基本相同的结构参数。所述写 MOS晶体管、耦合互补MOS晶体管上分别置衬底偏压，以同时减少写MOS晶体管和耦合互补 MOS晶体管的亚阈值漏电。本专利技术同时提供以上所述增益单元eDRAM单元的操作方法，在数据保持操作时， 写字线置为使写MOS晶体管关闭的第一电位，写位线置0电位，读位线置为使耦合互补MOS 晶体管关闭的第二电位，读字线置0电位或者第二电位，接固定电压的公共位线置为固定 电位；相对于等效寄生电容，通过写MOS管的亚阈值漏电流与通过耦合互补MOS晶体管的亚 阈值漏电流的方向相反。根据本专利技术所提供的操作方法，其中，写操作写“1”时，写字线置为使写MOS晶体 管导通的第三电位，读位线置为使耦合互补MOS晶体管关闭的第二电位，读字线置0电位或者第二电位，写位线置为第一电位，等效寄生电容通过写MOS晶体管被充电至第一电位；写 “0”时，写字线置为使写MOS晶体管导通的第三电位，读位线置为使耦合互补MOS晶体管关 闭的第二电位，读字线置0电位或者第二电位，写位线置为0电位，等效寄生电容通过写MOS 晶体管被放电至0电位。所述固定电位接近于第一电位。根据本专利技术所提供的操作方法，其中，读操作读“1”时，写字线置为使写MOS晶体 管关闭的第一本文档来自技高网...
【技术保护点】
一种增益单元ｅＤＲＡＭ单元，包括写ＭＯＳ晶体管、读ＭＯＳ晶体管、写字线、写位线、读字线、读位线，其特征在于，还包括耦合互补ＭＯＳ晶体管和接固定电压的公共位线，所述耦合互补ＭＯＳ晶体管的源端／漏端连接所述接固定电压的公共位线，所述耦合互补ＭＯＳ晶体管的栅极连接所述读位线，所述耦合互补ＭＯＳ晶体管的漏端／源端连接所述写ＭＯＳ晶体管的漏端／源端以及所述读ＭＯＳ晶体管的栅极，等效寄生电容形成于所述读ＭＯＳ晶体管的栅极。
【技术特征摘要】
【专利技术属性】
技术研发人员：林殷茵，孟超，董存霖，程宽，马亚楠，严冰，解玉凤，
申请(专利权)人：复旦大学，
类型：发明
国别省市：31
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