一种包括多个存储模块及芯片组存储控制器的系统技术方案

揭示一种具有数据选通掩模功能的芯片组存储控制器。此控制器包括第一至第Ｎ个存储模块，其是以从芯片存储控制器输出的时脉信号而同步操作，从而从各存储模块输出的数据被从芯片组存储控制器模组输出的数据掩模信号所掩蔽，且从各存储模块输出的数据的操作受从各存储模块输出的数据选通信号之控制，因此借助于额外地将一针脚安装于ＤＤＲＳＤＲＡＭ，并且掩模数据选通信号而实施ＤＱＭ功能的逆兼容性。（*该技术在2018年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种系统，其包括多个存储模块以及具有数据选通掩模功能的芯片组存储控制器。一般而言，DDR方法是指一种基于主时(钟)脉(冲)信号的上升沿及下降沿从存储装置读取数据，及将数据写入存储装置的方法。此外，在DDR方法中，为了获得存储装置的高速操作裕量，是根据回波时脉(echo clock)而使用数据选通信号。当输出数据时，数据选通信号以与第一数据输出缓冲器的输出相同的方式产生回波时脉，而在芯片组存储控制器中，数据是响应于数据选通信号而被读取。在附图说明图1中，参考号码12至18表示包含多个存储装置的存储模块。参考号码10表示芯片组存储控制器。各个存储装置是一双列直插式(dualin-line)存储装置。因此，存储模块是表示一双列直插式存储模块。通常是使用SDRAM作为存储装置。较佳而言，是使用DDR SDRAM。芯片组存储控制器输出一主时脉CLK，且该主时脉被施加至各个双列直插式记忆体12、14、16及18。各个双列直插式存储模块是同步于主时脉而输入和输出数据DQ。图1的数据DQ表示从双列直插式存储模块读取数据的情况。图1的DS表示数据选通信号。如果未提供数据选通信号，则从最靠近芯片组存储控制器10的双列直插式存储模块12输出的数据到达存储控制器所需的时间不同于从最远的双列直插式存储模块18输出的数据到达存储控制器所需的时间。此外，数据从存储控制器施加至存储模块的情况与上述情况相同。同时，当使用数据选通信号时，由于直到数据从各个双列直插式存储模块输出所需的时间与直到数据到达存储控制器所需的时间相同，故可实施记忆体的高速操作。然而，在数据选通方法的情况下，有一个问题是不可使用输出数据掩模(DQM:DQ掩模)，其是SDRAM的一项重要功能。换言之，在读取模式中，当操作输出数据掩模时，常规的SDRAM并不选择性地控制数据选通信号，在写入模式中，亦发生相同的问题。将参照图2A和2B更详细地解释上述问题。图2A显示无数据选通掩模功能。各存储模块包括多个DDRSDRAM。各存储模块20和22包括本同数目的DDR SDRAM并且共同使用一个数据总线DQ，数据选通DS，以及一输出数据掩模DQM。输出数据是由8字节组构成。图2A的操作将参照图2B而加以解释。在图2B中，假设短脉冲群长度为8。参考字母CLK表示主时(钟)脉(冲)，DQ_M1表示从第一存储模块20输出的数据，而DQ_M2表示从第二存储模块22输出的数据。此外，参考字母DQM表示输出数据掩模信号，QS_M1表示从第一存储模块20所输出的数据选通信号，QS_M2表示从第二存储模块22输出的数据选通信号，而QS BUS表示输出数据选通总线。数据是在主时脉的第一至第三周期从第一模组20存取，而第二模组22的数据是在时脉的第四和第五周期存取。从第一模组20输出的数据是根据输出数据掩模(DQM)信号而被掩模。然而，在此情况下，当来自第一存储模块20的数据选通QS_M1持续维持操作状态时，来自第二存储模块22的数据选通QS_M2被赋能。由于存储模块20和22共同使用出数据选通总线QS BUS，在“A”部份可能发生总线竞争。换言之，在常规技术中，当操作输出数据掩模DQM时，不可能选择性地控制数据选通信号。因此，本专利技术之目的是提供一种具有数据选通掩模功能的芯片组存储控制器，其克服了在常规技术中所遭遇的前述问题。本专利技术的另一目的是提供一种具有数据选通掩模功能的芯片组存储控制器，其是可借由将一针脚额外地安装在DDR SDRAM中而实施DQM功能的逆兼容性以及掩蔽数据选通信号。为了达到上述目的，根据本专利技术的第一实施例提供一种具有数据选通掩模功能的芯片组存储控制器，其包括第一至第N个存储模块，该等模组系以从芯片组存储控制器输出的时脉信号而同步操作，因此从各存储模块输出的数据被从芯片组存储控制器输出的数据掩模信号所掩蔽，且从各存储模块输出的数据的操作受从各存储模块输出的数据选通信号之控制。为了达到上述目的，根据本专利技术的实施例2提供一种具有数据选通掩模功能的芯片组存储控制器，其包括第一至第N个存储模块，该等模组系以从芯片组存储控制器输出的时脉信号而同步操作，因此输入到各存储模块的数据被从芯片组存储控制器输出的数据掩模信号所掩蔽，且输入至各存储模块的数据的操作受从各存储模块输出的数据选通信号之控制。在本专利技术的第一和第二实施例中，芯片组存储控制器输出一控制数据选通信号的操作的数据选通掩模信号。本专利技术另外的优点、目的及其他特征将于以下说明中部份加以说明，而对于本领域普通技术人员而言，在审阅下文后部分将变得明了，或可由实施本专利技术而得知。本专利技术的目的及优点可加以实现及达成，如在所附权利要求书中明确指出的，其为与常规技术比较的实验结果。本专利技术将由此后所给的详细说明及附图而变得更加完全明了，该附图仅为简释而非限制本专利技术。图1是显示包括常规存储控制器及存储模块的系统的方块图；图2A和图2B是用于解释不具有数据选通掩模功能的系统的问题的示意图；图3是显示根据本专利技术的具有数据选通掩模功能的系统的方块图；图4是用于解释输出数据掩模信号的功能的波形图；图5是用于解释数据选通掩模信号的功能的波形图；图6A和图6B是用于解释根据本专利技术的芯片组的结构及其操作的示意图。将参照附图解释本专利技术的实施例。图3显示根据本专利技术的具有数据选通掩模功能的系统。图3中，参考号码26至32表示包括多个存储装置的存储模块，24表示芯片组存储控制器。各个存储装置为一常规双列直插式存储装置。一般使用SDRAM作为存储装置，但较佳而言，应使用DDR SDRAM。在本专利技术中，芯片组存储控制器24分别施加主时脉CLK至双列直插式存储模块26、28、30和32。各个双列直插式存储模块26、28、30和32以与主时脉同步来输出一输出数据DQ。不同于常规技术，根据本专利技术的DDRSDRAM包括用于掩蔽数据选通的数据选通掩模(DSM)针脚。图4是用于解释输出数据掩模信号的功能的波形图，图5是用于解释数据选通掩模信号的功能的波形图。如图4所示，当于时脉0输入一读取指令时，假设CAS等待时间(latency)为3，则数据选通DS在时脉2从高阻抗被传送至低阻抗。其次，在时脉3输出第一数据，且其后数据在主时脉的上升沿与下降沿依序输出。将说明当数据的短脉冲群的长度为4时，输出第二和第三数据的情况。如果输出数据掩模等待时间(DQM等待时间)为1,5，根据在时脉2输入的高电平输出数据掩模(DQM)来掩模第二和第三数据DQ。即使在时脉3.5之下降沿以及时脉4的上升沿，存储控制器24响应于数据选通(DS)信号而选通数据。因此，当输出数据DQ被掩蔽时，存储控制器应被通知时间。在图3所示的情况下，当数据被掩蔽时，存储控制器并未被通知时间。因此，输出数据掩模(DQM)信号无法控制数据选通(DS)。因此，在本专利技术中，为了掩蔽数据选通至DDR SDRAM，则额外使用数据选通掩模(DSM)针脚。如图5所示，输出数据掩模DQM仅控制相关于输出数据DQ的掩蔽，而数据选通掩模(DSM)仅控制数据选通(DS)。举例而言，如图5中所示，第三和第四数据被数据选通掩模(DQM)信号所掩蔽。此外，数据选通(DS)信号受数据选通掩模(DSM)信号之控制，以从而实施短脉冲群停止。本文档来自技高网...

【技术保护点】
一种系统，其特征在于包括：芯片组存储控制器，其具有数据选通掩模功能；及第一至第Ｎ个存储模块，其以从芯片组存储控制器输出的时脉信号同步操作，从而从各个存储模块输出的数据被由从芯片组存储控制器输出的数据掩模信号所掩蔽，且从各个存储模 块输出的数据的操作是受从各存储模块输出的数据选通信号控制的。

【技术特征摘要】
KR 1997-12-29 77437/971．一种系统，其特征在于包括芯片组存储控制器，其具有数据选通掩模功能；及第一至第N个存储模块，其以从芯片组存储控制器输出的时脉信号同步操作，从而从各个存储模块输出的数据被由从芯片组存储控制器输出的数据掩模信号所掩蔽，且从各个存储模块输出的数据的操作是受从各存储模块输出的数据选通信号控制的。2．如权利要求1所述的系统，其中该芯片组存储控制器输出一控制数据选通信号的操作的数据选通掩模信号。3．如权利要求1或2所述的系统，其中各个存储模块包括多个SDRAM。4．如权利要求3所述的系统，其中该SDRAM包括用于接收数据选通掩模信号的数据选通掩模信号针脚。5．如权利要求1或2所述的系统，其中各个存储模块包括多个DDRSDRAM。6．如权利要求5所述的系统，其中该DDR SDRAM包括用于接收数据选通掩模信号的数据选通掩模信号针脚。7．一种系统，其特征在于包括芯片组存储控制器，其具有数据选通掩模功能；及第一至第N个存储模块，其以从芯片组存储控制器输出的时脉信号同步操作，从而输入至各个存储模块的数据被从芯片组存储控制器输出的数据掩模信号所掩蔽，且输入至各个存储模块的数据的操作是受从各存储模块输出的数据选通信号控制的。8．如权...

【专利技术属性】
技术研发人员：崔周善，尹锡彻，
申请(专利权)人：现代电子产业株式会社，
类型：发明
国别省市：KR[韩国]