存取闪存模块的方法、闪存控制器以及记忆装置制造方法及图纸

本发明专利技术公开了一种存取一闪存模块的方法，包括：依序将第N～(N+K)笔资料分别写入至所述闪存模块中的多个闪存芯片，并分别对所述第N～(N+K)笔数据进行编码以产生第N～(N+K)组错误更正码，其中所述第N～(N+K)组错误更正码是分别用来对写入至所述多个闪存芯片中的所述第N～(N+K)笔数据进行错误更正，其中N、K为一正整数；以及将第(N+K+1)笔数据写入至所述闪存模块中的所述多个闪存芯片，并使用所述第N～(N+K)组错误更正码中至少其一来与所述第(N+K+1)笔数据一并进行编码，以产生第(N+K+1)组错误更正码。通过实施本发明专利技术，可有效地节省闪存控制器中的存储器需求，还可更进一步确保数据的安全性。

【技术实现步骤摘要】

本专利技术是涉及闪存，尤其涉及一种存取闪存模块的方法及相关的闪存控制器与记忆装置。
技术介绍
为了让闪存能够有更高的密度以及更大的容量，闪存的制程也朝向立体化的发展，而产生了几种不同的立体NAND型闪存(3DNAND-typeflash)。在立体NAND型闪存中，由于整体结构的不同以及浮闸形状位置的改变，因此在数据的写入以及读取上也较传统的平面NAND型闪存多出了些许的问题。举例来说，在某些立体NAND型闪存中，会将多条字线(wordline)定义为一字线组，而所述字线组会共同具有部分的控制电路，进而导致当数据写入到所述字线组的一条字在线的浮闸晶体管发生失败时(写入失败)，会连带导致所述字线组的其他字在线的浮闸晶体管的数据发生错误；此外，若是所述字线组中的一条字线发生断路或短路的状况时，也会连带影响到所述字线组的其他字在线的浮闸晶体管的数据发生错误，因此，如何就上述问题提出一种错误更正方式，以尽可能地维持数据的正确性，且又不会浪费存储器空间以节省成本，是一个重要的课题。
技术实现思路
因此，本专利技术的目的之一在于公开一种存取一闪存模块的方法及相关的闪存控制器与记忆装置，其使用类似容错式磁盘阵列(RedundantArrayofIndependentDisks，RAID)的错误更正方式，但是却不会大幅浪费存储器空间，以解决现有技术中的问题。本专利技术的一实施例公开了一种存取一闪存模块的方法，所述方法包括：对第N笔数据进行编码以产生一第N组错误更正码，其中所述第N组错误更正码是用来对所述第N笔数据进行错误更正，其中N为一正整数；将所述第N笔资料写入至所述闪存模块中；将所述第N组错误更正码写入至所述闪存模块中；当所述第N笔数据成功写入至所述闪存模块后，删除所述闪存模块中的所述第N组错误更正码中至少一部分，但在所述闪存模块中保留所述第N笔数据。本专利技术的另一实施例公开了一种存取一闪存模块的方法，所述方法包括：将第N笔数据写入至所述闪存模块中的多个闪存芯片，并对所述第N笔数据进行编码以产生一第N组错误更正码，其中所述第N组错误更正码是用来对写入至所述多个闪存芯片中的所述第N笔数据进行错误更正，其中N为一正整数；当判断所述第N笔数据已成功写入至所述多个闪存芯片中之后，保留所述第N组错误更正码；依序将第(N+1)～(N+M)笔资料分别写入至所述闪存模块中的所述多个闪存芯片，并分别对所述第(N+1)～(N+M)笔数据进行编码以产生第(N+1)～(N+M)组错误更正码，其中所述第(N+1)～(N+M)组错误更正码是分别用来对写入至所述多个闪存芯片中的所述第(N+1)～(N+M)笔数据进行错误更正，其中M为一正整数；以及当判断所述第(N+M)笔数据已成功写入至所述多个闪存芯片中时，才删除所述第N～(N+M)组错误更正码。本专利技术的另一实施例公开了一种闪存控制器，其中所述闪存控制器是用来存取一闪存模块，且所述闪存控制器包括：一存储器，用来储存一程序代码；一微处理器，用来执行所述程序代码以控制对所述闪存模块的存取；以及一编码器；其中所述微处理器对第N笔数据进行编码以产生一第N组错误更正码，其中所述第N组错误更正码是用来对所述第N笔数据进行错误更正，其中N为一正整数；所述微处理器将所述第N笔资料写入至所述闪存模块中，并将所述第N组错误更正码写入至所述闪存模块中；当所述第N笔资料成功写入至所述闪存模块后，所述微处理器删除所述闪存模块中的所述第N组错误更正码中至少一部分，但在所述闪存模块中保留所述第N笔数据。本专利技术的另一实施例公开了一种闪存控制器，其中所述闪存控制器是用来存取一闪存模块，且所述闪存控制器包括：一存储器，用来储存一程序代码；一微处理器，用来执行所述程序代码以控制对所述闪存模块的存取；以及一编码器；其中所述微处理器将第N笔数据写入至所述闪存模块中的多个闪存芯片，且所述编码器对所述第N笔数据进行编码以产生一第N组错误更正码，其中所述第N组错误更正码是用来对写入至所述多个闪存芯片中的所述第N笔数据进行错误更正，其中N为一正整数；当所述微处理器判断所述第N笔资料已成功写入至所述多个闪存芯片中之后，保留所述第N组错误更正码；所述微处理器依序将第(N+1)～(N+M)笔资料分别写入至所述闪存模块中的所述多个闪存芯片，且所述编码器分别对所述第(N+1)～(N+M)笔数据进行编码以产生第(N+1)～(N+M)组错误更正码，其中所述第(N+1)～(N+M)组错误更正码是分别用来对写入至所述多个闪存芯片中的所述第(N+1)～(N+M)笔数据进行错误更正，其中M为一正整数；以及当所述微处理器判断所述第(N+M)笔资料已成功写入至所述多个闪存芯片中时，才删除所述第N～(N+M)组错误更正码。本专利技术的另一实施例公开了一种记忆装置，包括：一闪存模块；以及一闪存控制器，用来存取所述闪存；其中所述闪存控制器对第N笔数据进行编码以产生一第N组错误更正码，其中所述第N组错误更正码是用来对所述第N笔数据进行错误更正，其中N为一正整数；将所述第N笔资料写入至所述闪存模块中；将所述第N组错误更正码写入至所述闪存模块中；所述第N笔数据成功写入至所述闪存模块后，删除所述闪存模块中的所述第N组错误更正码中至少一部分，但在所述闪存模块中保留所述第N笔数据。本专利技术的另一实施例公开了一种记忆装置，包括：一闪存模块；以及一闪存控制器，用来存取所述闪存；其中所述闪存控制器将第N笔数据写入至所述闪存模块中的多个闪存芯片，且对所述第N笔数据进行编码以产生一第N组错误更正码，其中所述第N组错误更正码是用来对写入至所述多个闪存芯片中的所述第N笔数据进行错误更正，其中N为一正整数；当所述闪存控制器判断所述第N笔数据已成功写入至所述多个闪存芯片中之后，保留所述第N组错误更正码；所述闪存控制器依序将第(N+1)～(N+M)笔资料分别写入至所述闪存模块中的所述多个闪存芯片，并分别对所述第(N+1)～(N+M)笔数据进行编码以产生第(N+1)～(N+M)组错误更正码，其中所述第(N+1)～(N+M)组错误更正码是分别用来对写入至所述多个闪存芯片中的所述第(N+1)～(N+M)笔数据进行错误更正，其中M为一正整数；以及当判断所述第(N+M)笔数据已成功写入至所述多个闪存芯片中时，所述闪存控制器才删除所述第N～(N+M)组错误更正码。本专利技术的另一实施例公开了一种存取一闪存模块的方法，所述方法包括：依序将第N～(N+K)笔资料分别写入至所述闪存模块中的多个闪存芯片，并分别对所述第N～(N+K)笔数据进行编码以产生第N～(N+K)组错误更正码，其中所述第N～(N+K)组错误更正码是分别用来对写入至所述多个闪存芯片中的所述第N～(N+K)笔数据进行错误更正，其中N、K为一正整数；以及将第(N+K+1)笔数据写入至所述闪存模块中的所述多个闪存芯片，并使用所述第N～(N+K)组错误更正码中至少其一来与所述第(N+K+1)笔数据一并进行编码，以产生第(N+K+1)组错误更正码。本专利技术的另一实施例公开了一种闪存控制器，其中所述闪存控制器是用来存取一闪存模块，且所述闪存控制器包括：一存储器，用来储存一程序代码；一微处理器，用来执行所述程序代码以控制对所述闪存模块的存取；以及一编码器；其中所述微处理器依序将第N～(本文档来自技高网...

【技术保护点】
一种存取一闪存模块的方法，其特征在于，包括：依序将第N～(N+K)笔资料分别写入至所述闪存模块中的多个闪存芯片，并分别对所述第N～(N+K)笔数据进行编码以产生第N～(N+K)组错误更正码，其中所述第N～(N+K)组错误更正码是分别用来对写入至所述多个闪存芯片中的所述第N～(N+K)笔数据进行错误更正，其中N、K为一正整数；以及将第(N+K+1)笔资料写入至所述闪存模块中的所述多个闪存芯片，并使用所述第N～(N+K)组错误更正码中至少其一来与所述第(N+K+1)笔数据一并进行编码，以产生第(N+K+1)组错误更正码。

【技术特征摘要】
2015.08.10 TW 1041259051.一种存取一闪存模块的方法，其特征在于，包括：依序将第N～(N+K)笔资料分别写入至所述闪存模块中的多个闪存芯片，并分别对所述第N～(N+K)笔数据进行编码以产生第N～(N+K)组错误更正码，其中所述第N～(N+K)组错误更正码是分别用来对写入至所述多个闪存芯片中的所述第N～(N+K)笔数据进行错误更正，其中N、K为一正整数；以及将第(N+K+1)笔资料写入至所述闪存模块中的所述多个闪存芯片，并使用所述第N～(N+K)组错误更正码中至少其一来与所述第(N+K+1)笔数据一并进行编码，以产生第(N+K+1)组错误更正码。2.如权利要求1所述的方法，其特征在于，K是1，且产生所述第(N+K+1)组错误更正码的步骤包括：使用所述第(N+K)组错误更正码来与所述第(N+K+1)笔数据一并进行编码，以产生第(N+K+1)组错误更正码。3.如权利要求1所述的方法，其特征在于，K是1，且产生所述第(N+K+1)组错误更正码的步骤包括：使用所述第N组错误更正码来与所述第(N+K+1)笔数据一并进行编码，以产生第(N+K+1)组错误更正码。4.如权利要求1所述的方法，其特征在于，第N～(N+K+1)笔数据是写入至所述多个闪存芯片中每一个闪存芯片的不同字线组(wordlinegroup)上的浮闸晶体管，其中每一个字线组包括了多条字线。5.如权利要求1所述的方法，其特征在于，K是1～M之间的任意值，以及所述第N笔数据是写入到所述多个闪存芯片的一超级区块中的第一个数据页，其中所述超级区块包括了所述多个闪存芯片中每一个闪存芯片的一个区块；以及所述第(N+M+1)笔数据是写入到所述多个闪存芯片的所述超级区块的最后一个数据页。6.如权利要求5所述的方法，其特征在于，产生所述第(N+K+1)组错误更正码的步骤包括：使用所述第(N+K)组错误更正码来与所述第(N+K+1)笔数据一并进行编码，以产生第(N+K+1)组错误更正码。7.如权利要求5所述的方法，其特征在于，产生所述第(N+K+1)组错误更正码的步骤包括：使用所述第(N+K-1)组错误更正码来与所述第(N+K+1)笔数据一并进行编码，以产生第(N+K+1)组错误更正码。8.如权利要求5所述的方法，其特征在于，还包括：将所述第N～(N+K+1)组错误更正码写入到所述闪存模块的至少一特定区块中。9.如权利要求8所述的方法，其特征在于，所述至少一特定区块中为一单层式储存的区块。10.如权利要求8所述的方法，其特征在于，K是1～M之间的任意值，以及所述第N笔数据是写入到所述多个闪存芯片的一超级区块中的第一个数据页，其中所述超级区块包括了所述多个闪存芯片中每一个闪存芯片的一个区块；以及所述第(N+M+1)笔数据是写入到所述多个闪存芯片的所述超级区块的最后一个数据页。11.如权利要求10所述的方法，还包括：仅将储存在所述至少一特定区块中的所述第(N+K+1)组错误更正码，或是仅将储存在所述至少一特定区块中的所述第(N+K)组及第(N+K+1)组错误更正码，写入到另一区块中。12.如权利要求11所述的方法，其特征在于，所述至少一特定区块为一单层式储存的区块，而所述另一区块为多层式储存、三层式储存、或是四层式储存的区块。13.如权利要求11所述的方法，其特征在于，还包括：在第(N+K+1)组错误更正码，或是将第(N+K)组及第(N+K+1)组错误更正码写入到所述另一区块之后，抹除所述至少一特定区块。14.如权利要求11所述的方法，其特征在于，还包括：读取所述超级区块中的一特定资料；当读取所述特定数据时发生无法由所述超级区块中本身的错误更正码来进行更正的错误时，读取所述另一区块中所储存的所述第(N+K+1)组错误更正码、或是所述第(N+K)组及第(N+K+1)组错误更正码，来对所述特定数据进行错误更正。15.如权利要求14所述的方法，其特征在于，所述特定数据为所述超级区块中任意数据页中的数据。16.如权利要求11所述的方法，其特征在于，还包括：将所述第N～(N+K+1)组错误更正码写入到所述闪存模块的至少一特定区块中，其中所述至少一特定区块中为一单层式储存的区块。17.一种闪存控制器，所述闪存控制器是用来存取一闪存模块，其特征在于，所述闪存控制器包括：一存储器，用来储存一程序代码；一微处理器，用来执行所述程序代码以控制对所述闪存模块的存取；以及一编码器；其中所述微处理器依序将第N～(N+K)笔资料分别写入至所述闪存模块中的多个闪存芯片，且所述编码器分别对所述第N～(N+K)笔数据进行编码以产生第N～(N+K)组错误更正码，其中所述第N～(N+K)组错误更正码是分别用来对写入至所述多个闪存芯片中的所述第N～(N+K)笔数据进行错误更正，且N、K为一正整数；以及所述微...

【专利技术属性】
技术研发人员：杨宗杰，
申请(专利权)人：慧荣科技股份有限公司，
类型：发明
国别省市：中国台湾;71