半导体存储器制造技术

当接收到用于使存储器内核执行读取操作的外部访问信号时，定时器开始测量时间，并且在预定时间之后输出用于启动该存储器内核的访问请求信号。将该预定时间设置得比内核操作时间长，在该内核操作时间内，该存储器内核执行一个操作。为此，当该外部访问信号在短于该预定时间的时间内变化时，该存储器内核将不进行操作。这可以使得即使在以不能使该存储器内核进行正常操作的这种时间间隔提供该外部访问信号时，也可以防止存储器内核误操作并由此防止存储在存储单元中的数据被破坏。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体存储器，该半导体存储器具有易失性存储单元并且具有SRAM接口，其中所述易失性存储单元具有电容器。
技术介绍
近来，诸如蜂窝电话的移动装置在服务功能方面日益完善，并且所要处理的数据量不断地增多。于是，相应地需要在移动装置上安装更大容量的工作存储器。传统上，移动装置的工作存储器使用SRAM，该SRAM使得系统构造能够较为容易。但是，SRAM在用于构成单元的各个单个位的器件数量方面要大于DRAM，并且因此不利于较高的存储容量。由于这个原因，开发出了一种被称为拟SRAM的半导体存储器，这种存储器具备DRAM的高容量和SRAM的可用性。拟SRAM具有DRAM存储单元和SRAM接口。例如，在美国专利No.6392958中公开了一种拟SRAM的概述。由于拟SRAM具有DRAM存储器内核，所以必须要对存储单元进行重写，以避免读取数据之后的数据破坏。因此，在读取操作时，如果选择了一字线并且提供了不同的地址信号以选择另一字线，则不能正确地进行重写，并且存储单元中的数据被破坏。即，拟SRAM发生误操作。相反，由于SRAM是由锁存器构成的，所以即使在读取操作期间由于提供了另一地址本文档来自技高网...

【技术保护点】
一种半导体存储器，其包括：存储器内核，该存储器内核具有存储单元；以及定时器，该定时器从接收到外部访问信号开始测量预定时间，并且在经过所述预定时间之后输出访问请求信号，所述外部访问信号用于使所述存储器内核执行读取操作，所述访问 请求信号用于使所述存储器内核进行操作，其中所述预定时间比内核操作时间长，该内核操作时间是所述存储器内核执行单个操作所花费的时间。

【技术特征摘要】
JP 2002-6-25 PCT/JP02/063271.一种半导体存储器，其包括存储器内核，该存储器内核具有存储单元；以及定时器，该定时器从接收到外部访问信号开始测量预定时间，并且在经过所述预定时间之后输出访问请求信号，所述外部访问信号用于使所述存储器内核执行读取操作，所述访问请求信号用于使所述存储器内核进行操作，其中所述预定时间比内核操作时间长，该内核操作时间是所述存储器内核执行单个操作所花费的时间。2.根据权利要求1所述的半导体存储器，还包括边沿检测电路，该边沿检测电路在检测到所述外部访问信号的转换边沿时输出转换测得信号，其中所述定时器响应于所述转换测得信号开始测量所述预定时间。3.根据权利要求2所述的半导体存储器，还包括重置电路，该重置电路与所述转换测得信号同步地产生用于重置所述定时器的重置信号；以及设置电路，该设置电路与所述转换测得信号同步地产生设置信号，该设置信号具有从产生所述重置信号开始的延迟，该设置信号启动所述定时器。4.根据权利要求3所述的半导体存储器，其中所述重置电路响应于从所述定时器输出的所述访问请求信号产生所述重置信号。5.根据权利要求3所述的半导体存储器，其中所述重置电路在作为所述外部访问信号的芯片使能信号处于无效状态时输出所述重置信号。6.根据权利要求3所述的半导体存储器，其中所述重置电路在提供用于使所述存储器内核执行写入操作的所述外部访问信号期间输出所述重置信号。7.根据权利要求2所述的半导体存储器，其中所述边沿检测电路检测作为所述外部访问信号的地址信号的转换边沿。8.根据权利要求2所述的半导体存储器，其中所述定时器包括振荡器，该振荡器响应于所述转换测得信号而启动，并且产生内部时钟信号；以及计数器，该计数器通过对所述内部时钟信号的脉冲数量进行计数，来测量所述预定时间，并且在经过所述预定时间之后输出所述访问请求信号。9.根据权利要求1所述的半导体存储器，还包括刷新请求电路，该刷新请求电路周期性地输出用于刷新所述存储单元的刷新请求，所述存储单元是易失性的并且由用于保持数据的电容器构成；刷新保持电路，该刷新保持电路保持所述刷新请求；以及刷新屏蔽电路，该刷新屏蔽电路在所述存储器内核不在进行操作或者所述计数器不在测量所述预定时间时，输出保持在所述刷新保持电路中的刷新请求作为刷新开始信号，并且在所述存储器内核正在进行操作或者所述计数器正在测量所述预定时间时，禁止输出所述刷新开始信号。10.根据权利要求1所述的半导体存储器，还包括访问保持电路，该访问保持电路保持所述访问请求信号；以及访问屏蔽电路，该访问屏蔽电路在所述存储器内核不在进行操作时，输出保持在所述访问保持电路中的所述访问请求信号作为访问开始信号，并且在所述存储器内核正在进行操作时，禁止输出所述访问开始信号，所述访问开始信号启动所述存储器内核的操作。11.根据权利要求1所述的半导体存储器，还包括写入控制电路，该写入控制电路与用于执行写入操作的写入使能信号的有效周期的终止同步地输出写入请求信号，该写入请求信号用于执行所述写入操作。12.根据权利要求1所述的半导体存储器，其中允许将作为所述外部访问信号的地址信号仅保持比所述预定时间短的时间或者比单次读取操作所需的周期时间长的时间；以及禁止将所述地址信号保持比所述预定时间长的时间或者比所述周期时间短的时间。13.根据权利要求1所述的半导体存储器，还包括禁止端子，该禁止端子接收用于禁止所述定时器测量所述预定时间的禁止信号；以及开始信号输出电路，该开始信号输出电路在提供所述禁止信号的同时响应于接收所述外部访问信号而强制输出所述访问请求信号。14.根据权利要求13所述的半导体存储器，还包括刷新请求电路，该刷新请求电路周期性地输出用于刷新所述存储单元的刷新请求，所述存储单元是易失性的并且由用于保持数据的电容器构成；刷新保持电路，该刷新保持电路保持所述刷新请求；以及刷新屏蔽电路，该刷新屏蔽电路在没有提供所述禁止信号时输出保持在所述刷新保持电路中的所述刷新请求，作为刷新开始信号，并且在提供所述禁止信号时禁止输出所述刷新开始信号。15.根据权利要求1所述的半导体存储器，还包括测试模式电路，该测试模式电路在外部端子连续接收到多个具有预定逻辑值的信号时进入测试模式。16.根据权利要求15所述的半导体存储器，还包括测试解码电路，该测试解码电路在进入测试模式后，根据提供给所述外部端子的信号的逻辑值从多种测试中选择要执行的测试，并且输出测试控制信号，以启动所选择的测试。17.根据权利要求15所述的半导体存储器，其中所述测试模式电路在用于执行写入操作的写入使能信号的有效周期期间启动，并且与用于读取数据输出的输出使能信号的转换边沿同步地接收提供给所述外部端子的信号；并且所述外部端子是地址端子。18.根据权利要求17所述的半导体存储器，还包括写入屏蔽电路，该写入屏蔽电路响应于在所述测试模式电路进入所述测试模式时提供的所述写入使能信号而禁止写入操作。19.根据权利要求1所述的半导体存储器，还包括第一测试电路，该第一测试电路在所述测试模式下禁止所述定时器测量所述预定时间，并且响应于接收所述外部访问信号而强制输出所述访问请求信号。20.根据权利要求1所述的半导体存储器，还包括第二测试电路，该第二测试电路在测试模式下向外部端子输出测量信号，该测量信号表示所述定时器正在测量所述预定时间。21.根据权利要求20所述的半导体存储器，其中所述第二测试电路包括重置禁止电路，该重置禁止电路禁止所述定时器在经过所述预定时间之后进行重置，以便重复地测量所述预定时间；以及定时器输出电路，该定时器输出电路接收根据所述重置禁止电路的操作在每个预定时间输出的所述访问请求信号，响应于第一个访问请求信号输出所述测量信号，并且在接收到所述访问请求信号预定次数之后输出所述测量信号。22.根据权利要求1所述的半导体存储器，还包括第三测试电路，该第三测试电路在测试模式下响应于所述外部访问信号强制产生刷新请求，在完成与所述外部访问信号相对应的读取操作时，响应于所述刷新请求开始刷新操作，并且响应于所述刷新操作强制产生读取操作请求，以执行读取操作。23.根据权利要求1所述的半导体存储器，还包括第一和第二数据端子，该第一和第二数据端子分别接收第一写入数据和第二写入数据；第一和第二数据使能端子，该第一和第二数据使能端子分别接收用于使得能够将所述第一和第二写入数据写入所述存储器内核的第一和第...

【专利技术属性】
技术研发人员：中村俊和，江渡聪，三代俊哉，
申请(专利权)人：富士通微电子株式会社，
类型：发明
国别省市：JP[日本]